该学哪门语言？SystemVerilog VS SystemC

flyerming · 发表于 2013-12-12 16:45:33

看自己吧，哪个感兴趣就哪个。

zwjin_87 · 发表于 2014-1-6 16:19:57

我个人的看法是可以学习SC搭建TLM模型，然后使用UVM验证平台做验证。

neufeifatonju · 发表于 2014-1-13 12:06:16

路过，沙发

celestin2011 · 发表于 2014-3-1 22:13:47

有时间就都学啊

seal_z · 发表于 2014-3-2 02:40:06

SystemC

zywttt · 发表于 2014-3-2 22:42:02

学习sv用于做验证
SC用于做架构和算法设计评估

doubledragon · 发表于 2014-3-23 22:05:52

虽然我一直都是用VHDL，但是我觉得如果以后要用搞嵌入式，还是学system c 要好一些。

small_wood · 发表于 2014-3-24 12:39:45

回复 1# albe2t

只学一门是不够的, 工作久了你会发现,有时候不是你想用什么语言,而是工作需要用什么语言,到用的时候你都得会...

Ghost8207 · 发表于 2014-4-6 10:34:19

个人建议学system verilog。如果有verilog基础就更好了。

yanda007 · 发表于 2014-4-7 12:47:54

学逻辑还是sv

[求助] 该学哪门语言？SystemVerilog VS SystemC