该学哪门语言？SystemVerilog VS SystemC

wpolar · 发表于 2012-8-2 23:08:45

SystemVerilog for sure

zfb_zx · 发表于 2012-8-3 11:35:48

学习SV!

manoj123 · 发表于 2012-8-8 16:49:35

system verilog

carverjean · 发表于 2012-8-9 09:00:56

SV吧趋势

zhcheng06 · 发表于 2012-8-11 22:19:40

SystemVerilog现在很有用，将来就可以综合了，哈哈，OVM/UVM都是用sv

zhrscut · 发表于 2012-8-12 08:57:11

真是学无止境

q123zhao2008 · 发表于 2012-8-16 10:23:17

学习了

canito777 · 发表于 2012-8-17 14:18:56

SystemC can also be used in synthesis

q123zhao2008 · 发表于 2012-8-17 19:00:44

我也想知道

lstarsoul · 发表于 2012-8-19 17:16:32

回复 2# 暴弱了

楼上正解，SC是业外的提出的，由软件工程师思想设计的，根本不适应我们硬件工程师的思维方式，注定要死

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