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[讨论] 为什么有些path 设为半周期 check ？	xingyun666666 2021-6-29	11043	solaris_pot 2021-6-29 11:01
[讨论] in2latch的timing path	xingyun666666 2021-6-28	21004	xingyun666666 2021-6-29 16:43
[讨论] 7nm时，加的endcap规则是什么？	xingyun666666 2021-6-28	72217	玖君00 2021-12-10 10:59
[讨论] 开个专题，大家有什么ir drop /power signoff的问题 ...2	xingyun666666 2021-6-25	153396	核桃树 2023-10-17 17:42
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[讨论] CTS时，一般我们的target skew设置多大比较合理	xingyun666666 2021-6-24	31168	xingyun666666 2021-6-29 09:48
[讨论] 关于scan chain的问题	xingyun666666 2021-6-24	21055	yangsenlin1115 2021-6-25 15:41
[讨论] 关于后端中的DFT test point	xingyun666666 2021-6-21	92791	losenobody 2023-7-4 17:18
[讨论] 后端拿到的netlist中看到有buf ...2	xingyun666666 2021-6-10	1513510	sugus86 2023-8-31 18:32
[讨论] 标准单元输出 Pin 命名规律	wenfangsibao 2021-6-9	1963	DemoYe 2021-6-10 14:57
[讨论] DMSA修时，有timing maring，但因工具的bug导致漏修	xingyun666666 2021-6-9	51550	enjoy545352 4 天前
[讨论] 关于后端的AOI，OAI cell	xingyun666666 2021-6-9	74274	jake 2021-6-10 12:43
[讨论] 使用 ILM，top cts 还有必要给模块的 clock pin 设置 insertion delay 吗？	wenfangsibao 2021-6-6	31675	xiaoyue12 2021-6-11 18:29
[讨论] 假如时钟树上只有 clock inverter 还有 MPW 违例吗？	wenfangsibao 2021-6-6	81554	0417多音字 2021-6-10 10:27
[讨论] 关于.扩散电阻问题	natualren 2021-6-6	01103	natualren 2021-6-6 16:52
[讨论] 封装是怎样影响 IR drop 的？原理是？	wenfangsibao 2021-6-5	11431	zsh114828 2022-12-19 10:18
[讨论] Power IR上去了，时序问题就回冒出了?	xingyun666666 2021-6-4	61250	jake 2021-6-10 12:33
[讨论] 关于AOI ，OAI cell的讨论	xingyun666666 2021-6-2	32204	lzqxiang 2021-6-24 14:08
[讨论] 有人用过 FlexILM 吗？	wenfangsibao 2021-6-1	01009	wenfangsibao 2021-6-1 15:24
[讨论] 对于ST对于只有一个时钟的设计，设置时钟的源延时是否有意义？为什么？为什么要设源....	ty_xiumud 2021-6-1	41261	ty_xiumud 2021-7-30 16:45
[讨论] 为什么加大 clock uncertainty 可以改善 SI ？	wenfangsibao 2021-5-31	41328	bysg312 2021-5-31 09:12
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[讨论] Macro 到core 边界留出一定距离用于优化时插入buf，改善时序	xingyun666666 2021-5-28	0873	xingyun666666 2021-5-28 16:10
[讨论] Top做bus planning, 根据逻辑链接关系，排布总线。	xingyun666666 2021-5-28	0879	xingyun666666 2021-5-28 16:02
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