7nm 工艺一般利用率做到多高？

xingyun666666

   

quanqiutong 发表于 2021-6-4 16:24
std cell中pin的距离很小了，我看资料7nm有个m0金属层，这个金属层不能用来布线，估计只能给pin来用。如果 ...

也就是说，其实针对7nm,绕线的瓶颈是在m0这一层的极限？而不是增加多少绕线层？

foxoon_lee

7nm  一般做到 ~60% 左右

wenfangsibao

   

foxoon_lee 发表于 2021-6-7 18:17
7nm  一般做到 ~60% 左右

这个数据才正常。说做到80%太难了吧

foxoon_lee

个人理解 应该不是绕线额资源问题，主要是base layer的 spacing问题，也就是所谓的coloring 影响

xingyun666666

   

foxoon_lee 发表于 2021-6-8 14:57
个人理解 应该不是绕线额资源问题，主要是base layer的 spacing问题，也就是所谓的coloring 影响 ...

那是不是std cell,mem数目都定了（base layer定了），就已经决定了这个design的需要的绕线极限值，就算再多给几层，也是无用的？
但是，我想，其实，多给两层总是好的，因为上层金属可以走更好的signal绕线资源，只是有点浪费了

papertiger

   

xingyun666666 发表于 2021-6-7 10:40
前辈，想请教下，先进工艺是同等面积下，可以放更多的器件，由这句话得出结论，单位面积的利用率可以更高 ...

M0 从来没有哪家算金属层的。不算绕线资源

papertiger

   

xingyun666666 发表于 2021-6-10 10:25
那是不是std cell,mem数目都定了（base layer定了），就已经决定了这个design的需要的绕线极限值，就算再 ...

这个一般来说，有电压降和散热问题，结果就是有最高2-3层全部做为 PG 的。
另外，绕线本质还是一个雪崩的指数问题，尺寸越小，一般规模会越大，导致绕线更多。

这个要靠规划，floorplan 做好，都不是问题。

7nm做到90% 我也见过。前提是每个模块很小，规划得准确。

papertiger

   

foxoon_lee 发表于 2021-6-8 14:57
个人理解 应该不是绕线额资源问题，主要是base layer的 spacing问题，也就是所谓的coloring 影响 ...

这个是错误的。所有统计里面都是把cell spacing 加进去的。
这么说，就是 对density 更好

xingyun666666

   

papertiger 发表于 2021-6-11 09:56
这个一般来说，有电压降和散热问题，结果就是有最高2-3层全部做为 PG 的。
另外，绕线本质还是一个雪崩的 ...

前辈，有两处疑问：
第一，绕线本质还是一个雪崩的指数问题，尺寸越小，一般规模会越大，导致绕线更多，雪崩？不太理解

第二，7nm做到90% 我也见过。前提是每个模块很小，规划得准确，其中的规划准确是的哪方面？是前段designer规划的很好？