7nm 工艺一般利用率做到多高？

xingyun666666

   

allen_tang 发表于 2021-6-4 10:23
track更小绕线资源被压缩了呀，route比较容易出问题

前辈，你说的track,是指pitch？是每两条ME之间的spacing?我的理解，7nm,虽然spacing变小了，但是线也变窄了；40nm，spacing大，线也是宽的，所以40nm和7nm,二者的绕线资源，以及DRC，都是一样难度，一样多的可用绕线资源，不知道是不是我理解的不对，还请指教

allen_tang

   

xingyun666666 发表于 2021-6-4 10:36
前辈，你说的track,是指pitch？是每两条ME之间的spacing?我的理解，7nm,虽然spacing变小了，但是线也变窄 ...

finfet的drc rule更多，signoff corner更多，加上double patten等等，所以虽然route资源差不多，由于drc的原因，route资源肯定比40nm差不少的，40nm我们轻松做到80%，甚至85%以上，14nm的做到75%都比较困难.

xingyun666666

   

allen_tang 发表于 2021-6-4 10:45
finfet的drc rule更多，signoff corner更多，加上double patten等等，所以虽然route资源差不多，由于drc ...

所以说，先进工艺比如7nm,比老工艺的优势是？我们为什么要选择先进工艺？
另外，一般先进工艺的绕线层数都比之前的40nm的层数多？正是由于有各种drc之类的要求，才多加一些层，为了增加绕线资源？

allen_tang

   

xingyun666666 发表于 2021-6-4 11:22
所以说，先进工艺比如7nm,比老工艺的优势是？我们为什么要选择先进工艺？
另外，一般先进工艺的绕线层数都 ...

速度快，instance更小啊，同样面积可以塞进去更多的cmos，虽然利用率低了些.

xingyun666666

   

allen_tang 发表于 2021-6-4 11:29
速度快，instance更小啊，同样面积可以塞进去更多的cmos，虽然利用率低了些.

...

是不是可以理解为，先进工艺可以做到更高的频率（因为每个管子速度变得更快），更小的面积（因为inst变小），和实现更复杂的功能（因为inst变小，可以放的inst更多了，实现的功能就可以更复杂了）？

allen_tang

   

xingyun666666 发表于 2021-6-4 11:49
是不是可以理解为，先进工艺可以做到更高的频率（因为每个管子速度变得更快），更小的面积（因为inst变小 ...

后端追求的就是PPA，性能、功耗、面积

papertiger

   

jasonpei 发表于 2021-6-3 22:24
7nm density 这么高？ 你能做出来绝对大牛。 一般超过70%就算高了

为啥不多加金属？不够加两层金属啊。（一般是某个方向紧，加一层就OK）

quanqiutong

   

papertiger 发表于 2021-6-4 15:59
为啥不多加金属？不够加两层金属啊。（一般是某个方向紧，加一层就OK）

...

std cell中pin的距离很小了，我看资料7nm有个m0金属层，这个金属层不能用来布线，估计只能给pin来用。如果std cell的布线资源已经很紧张，上面再多两层对利用率也没有什么帮助。

xingyun666666

   

allen_tang 发表于 2021-6-4 10:45
finfet的drc rule更多，signoff corner更多，加上double patten等等，所以虽然route资源差不多，由于drc ...

前辈，想请教下，先进工艺是同等面积下，可以放更多的器件，由这句话得出结论，单位面积的利用率可以更高比非先进工艺
但是又说，一般先进工艺利用率做的比非先进工艺低，感觉前后的结论是矛盾的，可以解释下吗？

tjcheng

   

xingyun666666 发表于 2021-6-7 10:40
前辈，想请教下，先进工艺是同等面积下，可以放更多的器件，由这句话得出结论，单位面积的利用率可以更高 ...

利用率是指有效器件（除filler外的cell）的面积占总面积的比例。举个例子，比如原来用40nm工艺放了80个cell，利用率是80%。假设7 nm的单个cell面积只有40nm的四分之一，就是说相同面积，相同利用率可以放320个cell，但是实际上因为7nm工艺DRC更严格，放320个cell是绕不通的，最多只能放240个cell，所以利用率只有40nm的四分之三，也就是60%。