后端拿到的netlist中看到有buf

jake

   

xingyun666666 发表于 2021-6-10 22:07
理解，但是有2点疑问，
第一，综合里通常把assign替换成buffer来保证后端拿到的Netlist中没有assign语句？ ...

1. Verilog netlist 避免 assign 更多是历史原因。 早些年有些后端工具不支持 assign statement。 现在好很多了，但 best practice 还是要求去掉 assign。 至于综合修 max_fanout 之类 DRV，假设库里的 flop 驱动能力最大 X2，设计中某个 flop 输出要驱动 50 个 load，这时综合工具会加入 buffer tree，这些都是正常操作。


2. 综合没有物理信息。 综合时加入的 buffer tree 可能布局不合理。 Innovus 有能力根据各个门的位置，得到更合理的 buffer tree 分配，自动删掉综合加入的 buffer tree 给了 Innovus 一个 clean start

sunhongwei

学习了

xingyun666666

   

sunhongwei 发表于 2022-7-5 17:09
学习了

能不能别总是翻我的帖子，然后说些和技术无关的话，拜托啦，谢谢

sunhongwei

   

xingyun666666 发表于 2022-9-29 16:18
能不能别总是翻我的帖子，然后说些和技术无关的话，拜托啦，谢谢

我觉的你问的 都很好啊， 向你学习呢

立华奏

我现在做的这个模块congestion很严重，在place的时候用remove_buffer_tree得到了极大的改善。看ICC2中的解释是removes data path buffer trees in the design.

sugus86

   

立华奏 发表于 2023-8-29 20:38
我现在做的这个模块congestion很严重，在place的时候用remove_buffer_tree得到了极大的改善。看ICC2中的解 ...

综合工具的很多功能都这么鸡肋吗