假如时钟树上只有 clock inverter 还有 MPW 违例吗？

wenfangsibao

据知，MPW 违例产生的原因是 clock 的上升沿和下降沿在时钟网络上传播时的 delay 不一样。假如，时钟网络上只有 clock inverter，没有 logic cell，register，mux cell, icg 等，那还会有 MPW 违例吗？

jake

只用inverter会减少MPW violation。关键还是要看设计的时钟有多快，网表中用到了什么样的flop。如果时钟非常快，duty cycle会变化，data path上用到的flop对min pulse width要求大，还是会有MPW violation。从根本上解决的方法是限制flop，高速path上只用满足pulse width的flop。具体做起来还是有些麻烦的。　

allen_tang

对于后端而言，在clock tree或者有mpw需求的data path上插入合适大小的clock inv，保证drv/SI等没问题的情况下，应该是后端最好解决mpw问题的方法了

wenfangsibao

allen_tang 发表于 2021-6-7 10:16
对于后端而言，在clock tree或者有mpw需求的data path上插入合适大小的clock inv，保证drv/SI等没问题的情 ...

为什么在 data path 上插入大小合适的 clock inverter ？

wenfangsibao

假如 clock tree 上只有 CK INV，那对于一个周期的波形来说，其上升沿经历了 2N 个 CK INV，其经过第一个 INV 后变成下降沿，然后又变成上升沿，如此反复经过最后一个 CK INV 后又变成了上升沿；所以这个上升沿从 clock root point 到 sink 之前它是 N 个上升沿和 N 个下降沿传递过去。
对于从 root point 出来的第一个下降沿也是类似的。这个下降沿从root point 到 sink 之前也是以下降沿经历了 N 个 CK INV 和以上升沿经历了 N 个 CK INV。
那按理说不应该有 MPW 问题。因为初始波形的上升沿和紧跟其后的下降沿都是在上下交替地经历了同样数量的 CK INV 啊，不应该说上升沿和下降沿传递时钟网络总的时长不一样啊。

jake

wenfangsibao 发表于 2021-6-7 07:21
为什么在 data path 上插入大小合适的 clock inverter ？

意思是在 data path logic 的 clock network 中加上 clock inverter 做 CTS

jake

wenfangsibao 发表于 2021-6-7 07:30
假如 clock tree 上只有 CK INV，那对于一个周期的波形来说，其上升沿经历了 2N 个 CK INV，其经过第一个 I ...

简单例子，时钟 1G, duty cycle 40-60, 高电平 400ps。 设计中用到了某个flop，要求低电平高电平 pulse width至少是 500ps。 这时候即使只用 clock inverter 做CTS， 仍有MPW violation。 只用 clock inverter 减少 MPW violation 的可能，但不是说只用 clock inverter 就一定能保证没有 MPW violation。

wenfangsibao

jake 发表于 2021-6-7 23:08
意思是在 data path logic 的 clock network 中加上 clock inverter 做 CTS

有人明白了吗

0417多音字

有，noise会引起这个问题，还有一种可能是选取的cell本身就有问题