EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子）› 数字IC设计【ASIC|IC前端|FPGA】› 数字IC设计讨论(IC前端|FPGA|ASIC)

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 0|主题: 31187|排名: 8

版主: shiyinjita, guofu2010, acgoal, chinafpga, dlb05061131, neoitachi, tangyutao, yadog, everhappy, HADIST, chevroletss, arthur_wang_orz, wanghl_beijing

1 ... 493 494 495 496497498 499 500 ... 892 / 892 页下一页

返回发新帖

新窗全部主题最新热门热帖精华更多		作者	回复/查看	最后发表


[求助] 两个时钟域使能信号的同步，求助 ...2	jornrising 2011-5-28	125909	xiuqi180 2013-12-19 08:49
[求助] verilog设计中如何引导在综合时产生并行结构（非优先级） ...2	zylxzxcyz 2013-12-5	125018	zylxzxcyz 2013-12-18 22:30
[求助] fpga输入正弦信号相比于输入方波信号会产生相位噪声吗？ ...2	xinxiangbaiheqd 2013-12-11	115097	shiyinjita 2013-12-18 21:28
[讨论] 求助大神们~~~	nuaa_lieo 2013-12-18	02104	nuaa_lieo 2013-12-18 18:50
[求助] 用EDK把ip核通过总线挂载到microblaze上的问题，求各位指点！	my_layer 2013-12-17	32365	lddyx123 2013-12-18 17:24
[求助] 新手请教SOC设计具体的流程操作	IC.Michael 2013-12-17	12015	IC.Michael 2013-12-18 13:02
[求助] 用Xilinx ISE10.实现Leon3的问题	jnxu2007 2011-7-20	73791	jiacl 2013-12-18 11:21
[求助] 运算模块DC约束问题	立青 2013-12-18	02008	立青 2013-12-18 11:12
[讨论] xilinx virtex_5 DCM 综合时出错，总有信号无法布线	dongpingxjl 2013-12-17	22220	110500623 2013-12-18 09:11
[求助] 时钟数据恢复	574920045 2013-12-17	22587	haitaox 2013-12-18 09:01
[解决] Quartus ii 时序约束了,真的变稳了吗?	keyway 2012-10-23	33994	yc7722008 2013-12-18 00:36
[求助] modelsim 仿真时出错 ...2	北伐 2013-4-21	176160	zhangbinsniper 2013-12-17 22:43
[求助] 为什我我的modelsim始终添加不上xilinx的库文件呢？请各位看看我哪里操作的不对？	418478935 2013-8-21	84490	zhangbinsniper 2013-12-17 22:37
[其它] 上海转altera开发板+usb jtag，可验证sdram，130元包邮	hongyijia13 2013-12-15	32369	hongyijia13 2013-12-17 22:28
[求助] systemverilog 验证平台	htj844575037 2013-12-17	12494	A1985 2013-12-17 18:41
[求助] VHDL如何格式化代码	manadar 2013-12-13	64255	baopengfei1989 2013-12-17 18:39
[求助] nios硬件回传pc问题	jyfjyfqq 2013-12-16	11728	baopengfei1989 2013-12-17 18:37
[求助] 求问nios对dm9000a的初始化	yasics 2013-10-11	22143	fishOnFly 2013-12-17 17:12
[求助] 关于数字电路仿真，多个memory内的数据的转移	ttxs2009 2013-12-16	21980	ttxs2009 2013-12-17 03:16
[求助] 关于8b/10b编码的问题	小望怕水 2013-12-9	32798	xianrenwang 2013-12-16 23:30
[求助] ISE 比较器IP核	gateway91 2013-12-16	01384	gateway91 2013-12-16 23:24
[求助] verilog中的延时问题 ...2	houxiaoqian 2012-11-6	138124	BSXYZYC 2013-12-16 22:23
[求助] 在verilog语法中在测试模块中午always的@()是阻塞的吗？	zhuyuefeng2009 2013-12-15	32269	ltove333 2013-12-16 20:58
[求助] FPGA时序问题	cike_assassin 2013-12-15	52305	qc3g09 2013-12-16 20:38
[讨论] ASIC电路中时钟分频逻辑实现	hit0821201 2013-12-16	02080	hit0821201 2013-12-16 19:09
[求助] 来看看FPGA时序约束有没有问题！！！！	最后的和弦 2013-12-12	72288	eaglelsb 2013-12-16 19:01
[求助] 用ise例化fifo的问题	shirley...lili 2013-12-13	42453	eaglelsb 2013-12-16 19:00
[原创] NiosII调试问题	Neio 2013-12-16	22147	jyfjyfqq 2013-12-16 16:46
[求助] 请教dsp builder中Synthesis的错误？？	H.J.S 2013-12-14	11331	110500623 2013-12-16 11:56
[求助] 谁有关于VIVADO的中文设计资料	weijff 2013-7-27	74423	ferris 2013-12-15 22:17
[求助] vivado仿真时序问题？	xuchaolz 2013-12-2	13426	niumingchao 2013-12-15 18:41
[求助] MCU数字电路都跟别人比什么指标	supermustang 2013-12-15	01999	supermustang 2013-12-15 15:15
[求助] 以太网接口芯片初始化过程？	lunmag 2013-12-3	43301	gzdy 2013-12-14 22:38
[讨论] ISE与diamond	574920045 2013-8-15	32328	aegeus 2013-12-14 21:42
[求助] ALTERA以太网核相关问题请教	djqlyy 2013-12-12	11907	everhappy 2013-12-14 10:27

1 ... 493 494 495 496497498 499 500 ... 892 / 892 页下一页

返回发新帖

账号		自动登录	找回密码
密码			注册

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 0|主题: 31187|排名: 8

快速发帖

浏览过的版块

站长推荐 /1