数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 10 |主题: 31056|排名: 8

版主: shiyinjita, guofu2010, acgoal, chinafpga, dlb05061131, neoitachi, tangyutao, yadog, everhappy, HADIST, chevroletss, arthur_wang_orz, wanghl_beijing

1 ... 319 320 321 322323324 325 326 ... 888 / 888 页下一页

新窗全部主题最新热门热帖精华更多 \| 显示置顶		作者	回复/查看	最后发表


[求助] XILINX V4 IO口未上电用万用表测是什么状态	jixiaofeng001 2016-6-29	11595	exca1ibur 2016-7-4 09:23
请教一个verilog编译错误 ...2	muxiu 2007-8-22	1115208	wangxiang3000 2016-7-3 11:10
[求助] PC端如何与FPGA板子进行数据交互	模拟学习者 2016-6-30	68216	jimihejiafeimao 2016-7-2 16:47
[求助] modelsim break in Module error	cai52864 2016-7-2	02627	cai52864 2016-7-2 16:25
[求助] VCS装好怎么又不行了？	wheretocome 2012-11-20	95028	smart10 2016-7-2 09:52
[原创] 关于spartan6下DDR2的操作，可以看一下我的博客。 ...2 3	shiyinjita 2014-4-5	2114962	qd0090 2016-7-2 09:44
[求助] 关于模块、过程块、生成块	lygwzy89 2016-7-2	01645	lygwzy89 2016-7-2 09:33
[求助] verilog怎么实现串入并出 ...2	hanxiaomin 2016-6-30	104432	kshuang1 2016-7-2 01:26
[求助] 双沿输出的时序约束	谁枫而飘 2016-6-30	52153	谁枫而飘 2016-7-2 00:01
[求助] 打开Project 是提示如下图，请问要如何解决！	yhuiguo 2016-7-1	02144	yhuiguo 2016-7-1 22:11
视频输入输出扩展板	gxliu 2016-7-1	02180	gxliu 2016-7-1 21:09
[讨论] 两个spef文件在同一个design中如何合并	userguide 2016-6-28	32168	userguide 2016-7-1 19:11
[求助] 有没有能够通过下面一段话画出逻辑框图啊	甲壳虫 2016-6-30	32269	szm253253 2016-7-1 17:28
[求助] Zynq编译U-Boot出错	heuhuirnh 2016-7-1	02425	heuhuirnh 2016-7-1 15:39
[求助] CLOCK PATH的问题	谁枫而飘 2016-7-1	11599	谁枫而飘 2016-7-1 11:42
[求助] VMM SV 队列使用方法求助	bettermanjh 2016-6-29	63334	bettermanjh 2016-7-1 09:18
[求助] Vivado 生成JESD/GTP/PCIE 没有仿真模型	louity 2016-6-30	02748	louity 2016-6-30 16:20
[讨论] XC3S50AN外接DDR（266MHz，sop66封装）可行否？	pumeisc 2016-6-30	01882	pumeisc 2016-6-30 15:19
[求助] FPGA多（5个）个不同相位的时钟选择问题 ...2	maocion 2016-6-20	175930	loecd4346 2016-6-30 15:02
[讨论] 如何理解虚拟引脚virtual pin？virtual占用LE吗	xylion 2016-6-30	02189	xylion 2016-6-30 09:58
[求助] 小弟本科集成电路专业，现在面临选择数字ic设计前端和后端的方向选择，求指教 - [已解决] ...2 3 4 5	ch_5588 2010-12-13	5027794	tangyuxiang 2016-6-29 23:38
[求助] 脉冲同步器中的切换电路搞不懂	battyson 2016-6-28	34465	又是一个号 2016-6-29 22:51
[求助] ISE和modelsim SE时序仿真的问题 - [已解决] ...2	xylion 2016-6-24	147055	xylion 2016-6-29 20:32
[求助] modelsim和matlab联合仿真的问题	xylion 2016-6-29	02060	xylion 2016-6-29 20:29
[求助] 调试MIG出现的错误：PLACE:886，烦请大家指点 ...2	gz_ehome 2014-6-4	128979	qd0090 2016-6-29 19:19
请问实现“乒乓”操作必须要两块存储器吗？ ...2 3 4 5 6	wasosam 2007-6-16	5819430	xinhaoqi 2016-6-29 15:10
[求助] FPGA与MCU	黎释注册 2016-6-28	52707	cxhy 2016-6-29 11:08
[求助] 请教：在quartus ii编译的时候Warning (12251)	wangyali 2016-6-28	22891	wangyali 2016-6-29 08:48
[求助] 双沿输出的时序约束	谁枫而飘 2016-6-28	01493	谁枫而飘 2016-6-28 20:53
[求助] 请问如何通过网卡向fpga开发板传输图片数据	polun 2016-6-16	22588	murphy522 2016-6-28 19:31
[求助] 大家怎么有效快速的阅读Verilog程序啊，现在手里有一个程序，但是程序没有注释	4d1h9 2016-6-8	72747	murphy522 2016-6-28 19:11
[求助] xilinx: 如何初始化同一个block memory ip例化的几个rom?	h2o_freely 2016-6-28	01652	h2o_freely 2016-6-28 19:08
[求助] verilo语法问题 ...2	yyz1988 2016-6-24	114096	murphy522 2016-6-28 19:04
[求助] 萌新请教几个FPGA的仿真问题	royalzh7015 2016-6-28	01511	royalzh7015 2016-6-28 17:20
[求助] 一道时序分析题求解答，，能给出详细的步骤更好	chang75161 2016-6-27	42629	杰克淡定 2016-6-28 16:04

1 ... 319 320 321 322323324 325 326 ... 888 / 888 页下一页

数字IC设计讨论(IC前端|FPGA|ASIC) 今日: 10 |主题: 31056|排名: 8

快速发帖

浏览过的版块

站长推荐 /1