如何为verilog代码加密

crazy · 发表于 2007-8-15 00:36:40

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如题，或者说是怎么做个类似“限时试用版”出来，或则说是提供了类似注册码的特征字才可以令芯片工作的。具体思路怎么实现呢？帮帮忙各位。谢谢了

东方之子yj · 发表于 2007-8-16 15:42:11

有创意啊。可惜我不会。

crazy · 发表于 2007-8-20 16:07:45

理论上来说有办法实现吗？

jacobshen · 发表于 2007-9-16 23:04:11

只知道nc有个ncprotect,可以将verilog代码加密成vp格式东东,不过对simulation没有影响..

dragonba · 发表于 2007-9-17 17:43:52

想加密，顾名思义，就是不让别人看到源代码。

直接加密verilog，但又不影响综合和仿真，同时支持各种工具，可能不太好实现。

方便的话，可以作成中间件的格式，用java来实现，国外很多IP都是这样提供的。

或者仿照Designware形式，将仿真代码和综合代码分开，也能将IP加密。

ddxx · 发表于 2007-9-19 09:13:29

可以生成.ngo模块，配合模块接口描述就可以了，发布时只需要接口描述文件及.ngo文件，仿真时需要加一个调用模块进行封装

减肥失败 · 发表于 2007-9-21 10:30:14

原帖由 jacobshen 于 2007-9-16 23:04 发表
只知道nc有个ncprotect,可以将verilog代码加密成vp格式东东,不过对simulation没有影响..

看到过，但没有用过。。。

谁知道vp会不会被破解？？

dragonba · 发表于 2007-9-21 12:23:26

或者干脆提供GTECH网表？

与工艺无关，功能又完善，应该可以满足客户需求。

zkr4 · 发表于 2007-9-21 15:08:03

很好的问题，感兴趣1

jdfish · 发表于 2007-9-22 21:46:11

这个想法不错，可惜就是没有具体操作过！

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