如何保护自己的hdl源码？

fourwave · 发表于 2016-5-26 18:02:25

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要把hdl源码提交给做后端的厂商，只是让他们做版图，不希望他们越界，把我们的设计源代码和思路拿到。该如何加密源代码？
1）方法一：用synplify、quartus等工具，综合出*.vqm网表----- 这种方法不行，这种方法和具体FPGA关联了，后端厂商没法做版图和流片了。

2）方法二：用专门的工具把hdl源码进行格式的扰乱（hdl obfuscation），这种方法应该可以，但其实源码一点也没有变，只是看着费劲了。

实在不行的话，这也是一种办法。

3）把hdl综合成不和具体工艺结合的门级网表，可能是最好的，但是应该怎么做呢？

zw84611 · 发表于 2016-5-26 21:33:05

可以试试加密，cadence和synopsys都有工具的。

petrel87 · 发表于 2016-5-26 23:35:58

回复 1# fourwave

用design complier综合为门级网表。脚本实例和命令的注释网上有的

fourwave · 发表于 2016-5-27 00:14:50

谢谢楼上两位，DC看来还是要学一下

杰克淡定 · 发表于 2016-5-27 12:27:56

能想到的只有综合成网表这个办法。不过即使给网表，如果规模不大，别人也是可以反推出你的设计的。不知还有没有其他更好办法？

fourwave · 发表于 2016-5-27 13:36:41

回复 5# 杰克淡定

规模不算小，反推几乎不可能。网表有哪些工具生成？简单点就好，DC之类太专业，暂时不会用。
不明白为啥普通综合工具没有这个功能？难道没有纯HDL的综合工具，非要和器件结合才行？

petrel87 · 发表于 2016-5-27 23:31:19

纯为了综合而综合那只有synosys一家独大来着。。。
而且坑爹的ubantu也很难用。
保密最强当然是结合了器件准备烧进去的文件，正如c语言生成的exe一样可靠。

fourwave · 发表于 2016-5-28 07:30:35

结合器件以后，就没法做后端了

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