芯片级ESD防护设计答疑

jiangbing1975 · 发表于 2022-4-4 15:32:45

jjjbeibei 发表于 2022-2-24 22:17
ESD小白想问一下，对于高频LNA的ESD防护要怎么做才好

不好意思，高频的没接触过。

goushenggaga · 发表于 2022-4-19 18:33:38

顶一个

kzt1993 · 发表于 2022-4-25 20:50:51

翻了一遍，学习了。谢谢各位

fanjialin · 发表于 2022-5-18 11:18:21

mark好帖
请问楼主关于IO PAD 中 power clamp circuit 和back to back diode 的布局有没有什么经验
就比如 pad之间相隔多远就要放一个 power clamp

Scott2885212 · 发表于 2022-5-20 21:43:36

hefei CXMT 正在 Zhao ESD 人才，欢迎投递期待各位加入

jiangbing1975 · 发表于 2022-5-25 20:58:32

fanjialin 发表于 2022-5-18 11:18
mark好帖
请问楼主关于IO PAD 中 power clamp circuit 和back to back diode 的布局有没有什么经验
就比 ...

笼统的说，面积足够的话越多越好。如果详细一点的话，看你单个power clamp circuit能够抗住多大的ESD脉冲，如果单个power clamp circuit已经很强，那么不超过2000um放一个也可以，如果单个power clamp circuit都不够强，那就要多放一些，ESD能量来了大家一起扛。
对于版图布局上，只要注意到Latch up的防护，怎么放都可以。

立华奏 · 发表于 2022-5-30 20:19:06

大佬，请教一下，现在我们芯片很多电源和地直接用RDL从PAD拉到CORE区域（当然IO的PIN也是接到很充分的），这会对IO的ESD防护能力受到影响吗？

啥都会 · 发表于 2022-6-2 08:56:33

您好，我想请教一下，1、图1是怎么实现ESD防护的 2、图1的模拟和数字的电压为什么可以直接相连。3、用solution1、solution2 这种ESD防护的一般都是在什么情况下

SlaterYoung · 发表于 2022-6-21 14:52:22

好贴Mark，学习

sujh0755 · 发表于 2022-6-21 20:47:35

请教楼主个问题：0.18um 5v工艺，HBM 2KV要求，VDD到GND的ESD用GCNMOS结构，W/L=480/0.6, gate端R值应该设计多大？

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