芯片级ESD防护设计答疑

fei_SH · 发表于 2023-2-16 11:20:25

jiangbing1975 发表于 2023-1-29 17:33
对于你的问题：
1. 是由于随着工艺的演进，PN结的击穿电压不再比栅氧击穿电压低，而寄生BJT的开启电压就 ...

应该指的是90nm以上的先进逻辑工艺，栅氧BV接近甚至低于PN结的BV了。

对5V工艺尤其是BCD工艺来说，GGNMOS仍然还是input 的ESD保护的首选方案。栅氧BV还是高于PN结的BV的。
对于更先进的55nm和40nm，GC NMOS仍然好用。不过对一些ESD rule和layout需要更细致的优化，降低Vt1，尤其是Vt2.

aqishisi · 发表于 2023-2-16 15:55:38

jiangbing1975 发表于 2023-2-14 14:29
要说不同的芯片，HBM差异500V是常见的，像你这种有的pass 4KV，有的500V就fail了，没见过，也不应该，没 ...

谢谢楼主的答复！

aqishisi · 发表于 2023-2-16 15:56:40

fei_SH 发表于 2023-2-15 12:10
这个首先的排除测试的影响。HBM的测试是通过curve的对比来判断的，curve是否合理，需要根据具体的Pin脚的 ...

多谢解答！

巴彦查着 · 发表于 2023-2-22 15:51:58

学习学习

zay19981227 · 发表于 2023-2-24 13:18:12

楼主您好，想问一下，SMICBCDA工艺高压ESD有做过吗，esd40pnp_nbl这种器件用过吗，用在模拟IO上有没有什么需要注意的，谢谢！

fei_SH · 发表于 2023-2-27 08:53:45

esd40pnp_nbl的Vt2有点高，ESD guideline给的能力是实际的一部分，要注意window。其他没什么要注意的了。

jiangbing1975 · 发表于 2023-3-8 13:58:20

zay19981227 发表于 2023-2-24 13:18
楼主您好，想问一下，SMICBCDA工艺高压ESD有做过吗，esd40pnp_nbl这种器件用过吗，用在模拟IO上有没有什么 ...

不好意思，没做过高压ESD

cfqlyx · 发表于 2023-3-14 16:28:33

楼主有做过正电压供电芯片的负电压输入端口的ESD吗

zay19981227 · 发表于 2023-3-15 16:01:07

fei_SH 发表于 2023-2-27 08:53
esd40pnp_nbl的Vt2有点高，ESD guideline给的能力是实际的一部分，要注意window。其他没什么要注意的了。 ...

esdpnp_nbl好像只能用在电源地之间或者io到地之间，可以单独使用吗，不需要别的配合着用吧？另外，您说注意开窗，此工艺下正常开窗可以吗，66x61
谢谢！

mars0904 · 发表于 2023-3-16 09:04:28

cfqlyx 发表于 2023-3-14 16:28
楼主有做过正电压供电芯片的负电压输入端口的ESD吗

做成类似防倒灌的结构就可以

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