芯片级ESD防护设计答疑

cllideboy

好帖，学习了

summeryu

jiangbing1975 发表于 2019-5-25 20:25
芯片的电源和GND之间都存在clamp电路，当芯片受到ESD能量攻击时用来安全的泄放这些ESD能量。
一般来讲电源 ...

我最近在系统的学习ESD，现在概念有点凌乱， 关于你这里的info有几个问题想请教下？
1. 你说的GGNMOS和GCNMOS对90nm以下器件不起作用是有什么凭证吗？因为我接触过针对于10*nm process用的都是GCNMOS，效果挺好的
2. 你图中的GCNMOS structure中的PMOS是不是用不着啊？PMOS不是由于很难snap-back而不最为ESD 的管子么，尽管他的抗ESD性能很好，不容易被打坏？
3. 我现在做的一颗die用的是第三种，感觉，但我对这种ESD第一次听说？有比较详尽的资料可以参考一下吗？另外这个结构里电容和电阻前面的device是干嘛的？？我想把这种结构GCNMOS结构有助于缩减layout面积，有希望吗，因为我们要换FAB。。。。

jiangbing1975

summeryu 发表于 2023-1-16 14:03
我最近在系统的学习ESD，现在概念有点凌乱， 关于你这里的info有几个问题想请教下？
1. 你说的GGNMOS和GC ...

对于你的问题：
1. 是由于随着工艺的演进，PN结的击穿电压不再比栅氧击穿电压低，而寄生BJT的开启电压就是PN结击穿电压，因此无法利用寄生BJT开启来保护栅氧；
2. GC NMOS中的PMOS是作为电容来使用的，不用于ESD电流泄放通路；
3. 电容和电阻前面的device是用于把RC结构输出的电压进行整形，使得ESD NMOS的导电沟道充分导通来泄放ESD的能量。

chenqiao1122

我也是一样哈，仁兄入行多久哈，希望加个联系方式交流交流，这是我的微信：mamba824_forever

aqishisi

请教楼主大牛：
芯片 CDM ESD测试pass 2KV，但是HBM测试，同一批样品中，有pass 4KV的，也有fail在500V的。
这种一致性问题可能是什么导致的？FAB的工艺？封装的问题？

jiangbing1975

aqishisi 发表于 2023-2-1 09:06
请教楼主大牛：
芯片 CDM ESD测试pass 2KV，但是HBM测试，同一批样品中，有pass 4KV的，也有fail在500V的。 ...

要说不同的芯片，HBM差异500V是常见的，像你这种有的pass 4KV，有的500V就fail了，没见过，也不应该，没办法给你更多的建议。

fei_SH

aqishisi 发表于 2023-2-1 09:06
请教楼主大牛：
芯片 CDM ESD测试pass 2KV，但是HBM测试，同一批样品中，有pass 4KV的，也有fail在500V的。 ...

这个首先的排除测试的影响。HBM的测试是通过curve的对比来判断的，curve是否合理，需要根据具体的Pin脚的电路来看。按照标准的设置方式有时候不一定就完全准确。也容易造成误判断。

另外，失效的芯片也需要做功能测试的确认，是否真的失效？如果真的失效，那么pass的芯片是否真的pass？
如果确实有这么大的差异性，那大概率是电路有内部电路可靠性问题。需要对失效的芯片做FA定位失效位置，才好进一步分析电路了。
一般工艺上或者说器件级的ESD能力误差不会太大，太大的话就不应该release给产品使用。

wangli_peking

向大佬们致敬

fei_SH

sujh0755 发表于 2022-7-7 10:59
多谢答复。我们最近遇到一个ESD问题，请大神帮忙分析一下。
一个ggNMOS，接VDD和GND之间。

对ESD通路是一样的，对内部电路寄生通路就不一定了。

这种情况多半是内部电路在GND对VDD加负ESD脉冲时候，内部电路形成低通path，导致内部电路损坏。
在模拟电路中这种失效比较常见。还有高压工艺产品也比较常见。
多半需要FA定位失效位置加强内部的局部保护或者电路上的优化。

fei_SH

jiangbing1975 发表于 2023-1-29 17:33
对于你的问题：
1. 是由于随着工艺的演进，PN结的击穿电压不再比栅氧击穿电压低，而寄生BJT的开启电压就 ...

对于90nm以下的先进逻辑工艺来说却是栅氧的BV低于PN结的BV。
不过对于5V工艺，特别是BCD工艺来说GGNMOS还是首选的保护方案。