芯片级ESD防护设计答疑

Anihacyo · 发表于 2023-12-6 21:54:48

图是这个

Anihacyo · 发表于 2023-12-7 22:35:35

informations 发表于 2021-8-2 09:47
这个漏电流会变大是怎么样的一个原理呢？还有两个或者三个二极管串联的关系应该没有形成一个达林顿管吧？ ...

只听过BJT达林顿，想请教diode的达林顿效应是怎么样的呀？会对ESD路径有什么影响？

IC_Spark · 发表于 2023-12-12 10:35:43

我在设计一款产品的高压pin ESD protection时还需要保证surge需求，情况比较复杂：AMR=24V，由于是5V eflash 工艺，所以采用三个pmos 串联做ESD防护，工艺是non-iso, 对sub耐压是DNW-psub足够；但是pin需要过裸片+/- 24V surge, +24V由于ESD不会触发，所以可以不考虑，-24V会走ESD的psub-DNW diode, 请问该diode 一般surge能力是多大？设置多少合理？
整体的ESD面积很大，请问是否还有更好的建议
谢谢楼主！

啥都会 · 发表于 2023-12-12 11:07:32

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请教一下前辈，weak点如何确定以及一般是哪些？

userszhang · 发表于 2024-7-14 22:18:21

楼主好，想请教一个关于VH电压的问题。我看很多资料上写ESD设计窗口要大于1.1*VDD，也就是说要让VH>1.1VDD，说是如果VH落在工作电压范围内容易引起latch-up，我不理解的点在于VH点是要先经过Vt1开启后才能到VH的点，而一般在正常工作时电压也不会达到Vt1吧。因此对于VH电压要大于工作电压VDD不是很理解，望各位大佬不吝赐教

IC_Spark · 发表于 2024-7-17 19:06:52

userszhang 发表于 2024-7-14 22:18
楼主好，想请教一个关于VH电压的问题。我看很多资料上写ESD设计窗口要大于1.1*VDD，也就是说要让VH>1.1VDD ...

个人拙见，一般来讲工作电压很难达到Vt1, 但是如果这个pin出现较大的电压波动导致电压瞬间超过Vt1, 那么进入Vh后由于Vh<Vop, 要么Pin电压被拉低，要么source能力强导致ESD器件损坏。

如果pin电压比较稳定，不会触碰到Vt1，我觉得还好

ysp666 · 发表于 2024-7-23 09:11:24

请问前辈tsmc.25的高压bcd工艺，手册没给esd器件的tlp曲线这类参数，该咋选型呢，还有其它条件可以用来选型么

beanspower · 发表于 2024-7-24 16:10:35

感谢感谢，学习学习！！！

informations · 发表于 2024-8-28 15:27:35

userszhang 发表于 2024-7-14 22:18
楼主好，想请教一个关于VH电压的问题。我看很多资料上写ESD设计窗口要大于1.1*VDD，也就是说要让VH>1.1VDD ...

当芯片处于上电状态时发生ESD的话，VH<VDD就会发生Latchup

jylai_123 · 发表于 2024-9-2 17:07:25

jiangbing1975 发表于 2017-11-21 15:35
回复 7# crazyboy

一般ESD器件都比较大，finger数比较多，例如m=12。如果只需要几个mA的驱动能力，那么可 ...

请问你说的剩下的10个finger结成动态浮栅结构，具体是怎么接呢？能具体图示一下吗？谢谢大神

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