芯片级ESD防护设计答疑

Anihacyo · 发表于 2023-12-6 21:54:48

图是这个

Anihacyo · 发表于 2023-12-7 22:35:35

informations 发表于 2021-8-2 09:47
这个漏电流会变大是怎么样的一个原理呢？还有两个或者三个二极管串联的关系应该没有形成一个达林顿管吧？ ...

只听过BJT达林顿，想请教diode的达林顿效应是怎么样的呀？会对ESD路径有什么影响？

gan_punk · 发表于 2023-12-12 10:35:43

我在设计一款产品的高压pin ESD protection时还需要保证surge需求，情况比较复杂：AMR=24V，由于是5V eflash 工艺，所以采用三个pmos 串联做ESD防护，工艺是non-iso, 对sub耐压是DNW-psub足够；但是pin需要过裸片+/- 24V surge, +24V由于ESD不会触发，所以可以不考虑，-24V会走ESD的psub-DNW diode, 请问该diode 一般surge能力是多大？设置多少合理？
整体的ESD面积很大，请问是否还有更好的建议
谢谢楼主！

啥都会 · 发表于 2023-12-12 11:07:32

登录/注册后可看大图

请教一下前辈，weak点如何确定以及一般是哪些？

[讨论] 芯片级ESD防护设计答疑

站长推荐 /2