芯片级ESD防护设计答疑

sujh0755

看到ESD讲义上有这几种layout画法，可以用更小的尺寸得到更大的HBM值，有没有人试过？效果怎么样？

不同结构

对比

sujh0755

还有个问题想问一下：
同样一个VDD到GND的GGNMOS，ESD打击时，VDD->GND加正脉冲，和GND->VDD加负脉冲，放电原理是一样的吗？为什么看到的测试结果不同呢？

todou2015

jiangbing1975 发表于 2017-11-21 15:38
回复 8# fashion612

power clamp的RC时间常数一般是1us左右？

jiangbing1975

sujh0755 发表于 2022-6-22 14:21
还有个问题想问一下：
同样一个VDD到GND的GGNMOS，ESD打击时，VDD->GND加正脉冲，和GND->VDD加负脉冲，放电 ...

对正脉冲和负脉冲，ESD电流流经的路径不同，所以效果肯定不一样。

jiangbing1975

sujh0755 发表于 2022-6-21 21:07
看到ESD讲义上有这几种layout画法，可以用更小的尺寸得到更大的HBM值，有没有人试过？效果怎么样？

...

无论哪种技术，都是为了不把芯片烧毁，那就两种途径：
1）通过降低芯片在泄放ESD能量时的工作电压降低产生的总热量；
2）通过增加ESD电流流过的立体区域让更多的区域承受总热量；
无论哪种技术，基本上都是基于以上两种思路。
不同的器件，承受总热量的立体区域不同，因此面积效率就不一样。

jiangbing1975

立华奏 发表于 2022-5-30 20:19
大佬，请教一下，现在我们芯片很多电源和地直接用RDL从PAD拉到CORE区域（当然IO的PIN也是接到很充分的）， ...

core的电源接的很强和ESD能力没有直接关系。

sujh0755

jiangbing1975 发表于 2022-7-5 16:23
对正脉冲和负脉冲，ESD电流流经的路径不同，所以效果肯定不一样。

多谢答复。我们最近遇到一个ESD问题，请大神帮忙分析一下。
一个ggNMOS，接VDD和GND之间。

尺寸2x480u/0.6u，一个放在VDD旁边，一个放在GND旁边。
HBM打击，
从VDD->GND正脉冲，HBM过了4kv。
从GND->VDD负脉冲，HBM只有1.5kv。
从放电通路来看，都是走的body的寄生三极管，但不知道为什么，负压HBM会弱那么多？

jiangbing1975

sujh0755 发表于 2022-7-7 10:59
多谢答复。我们最近遇到一个ESD问题，请大神帮忙分析一下。
一个ggNMOS，接VDD和GND之间。

你这么说我也解释不了。我也认为应该是一样的才对。

xidianmhp

在CMOS BCD工艺中电源PAD用了这种ESD保护，发现测试时不到700V HBM就挂了，电源和地之间ESD环的导通电阻也不到1ohm，不知为何HBM为何这么低

fanjialin

楼主 你好 请问powerclamp电路应该如何仿真呢 或者说 如何取检测 电路效果呢