芯片级ESD防护设计答疑

UESTC_飞猫 · 发表于 2021-8-1 09:53:03

informations 发表于 2021-7-30 11:23
还有一个疑问，到底是要串联多少个diode会更好呢？是两个还是三个？有文章说到尽量不要超过三个？这个是 ...

串联数量多了以后，首先漏电会变大，达令顿效应可能比较严重；其次在二极管上的压降过高，ESD的钳位电压就会拉的比较大，内部器件可能就会损坏吧。这是我个人的一些理解。

informations · 发表于 2021-8-2 09:47:11

UESTC_飞猫发表于 2021-8-1 09:53
串联数量多了以后，首先漏电会变大，达令顿效应可能比较严重；其次在二极管上的压降过高，ESD的钳位电压 ...

这个漏电流会变大是怎么样的一个原理呢？还有两个或者三个二极管串联的关系应该没有形成一个达林顿管吧？请指教。

Georgecc · 发表于 2021-8-4 16:54:29

fashion612 发表于 2017-10-13 15:24
我们在一款产品中，在芯片LAYOUT的四个角落处都放置了下列电路。流片回来后，我们用在220V市电+阻容降压的 ...

这种多级的结构，似乎存在不稳定性问题。在实际仿真当中会出现振荡，不知道实际测试的时候会不会是因为这个问题导致Clamp管子烧坏了。

xlteam2 · 发表于 2021-8-7 15:35:19

LOOKS GREAT

catherine_xxp · 发表于 2021-9-2 10:42:01

talanton 发表于 2018-8-16 11:19
回复 32# jiangbing1975

是的，10颗芯片1kV ESD后芯片都漏电，另外10颗打2kV-4kV芯片正常 ...

这个是不是工艺的原因造成的。
有可能阱退火不好，就会出现这种问题。
不知道您最后解决该问题了么？
如果解决了，麻烦告知一下原因，我也学习一下。
谢谢！

catherine_xxp · 发表于 2021-9-2 10:58:08

dwflove 发表于 2018-10-7 16:37
大神，请教一下，针对0.18um 60V工艺60V的PIN是否有能够节省面积的ESD做法，工艺厂提供的ESD结构一般是好多 ...

可以用60V的PMOS去尝试一下。。。一定要保证该器件一定能够保护到内部电路。
不知道您最后是如何解决的？可否告知一下，谢谢！

jiangbing1975 · 发表于 2021-9-4 21:03:41

幽影发表于 2021-6-10 13:41
楼主，我看GGNMOS的ESD电流泄放机制是利用其寄生BJT进行泄放的，那我直接用BJT来替代可以吗。C接电源或者I/ ...

完全可以。

jiangbing1975 · 发表于 2021-9-4 21:05:34

迅哥发表于 2021-7-19 16:23
输入为差分对信号应该采用什么结构呢（使用tsmc提供的器件），两个输入pin之间需要esd吗 ...

就当成一般的模拟IO不成吗？两个差分对信号pin之间一般不需要特别的ESD电路吧。

jiangbing1975 · 发表于 2021-9-4 21:08:18

baozidepipi 发表于 2021-7-26 17:52
我想问一下，对于RC+INV+NMOS组成的power clamp，如果我想设计HMB模型下6KV的ESD能力，如何确定NMOS的最小 ...

这种结构可以通过10nS上电，看流过NMOS的电流大小就能确定，这个电路是可以使用spectre仿真的，很容易确定。

jiangbing1975 · 发表于 2021-9-4 21:10:08

informations 发表于 2021-7-30 09:35
大神，想请问一下，对于存在两个power （AVDD和DVDD）的时候，通常会选择在他们之间加入back to back的dio ...

从噪声隔离角度看，串接的二极管越多越好，但从ESD角度来讲，串接的二极管越少越好。合理折中考虑吧。

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