芯片级ESD防护设计答疑

hadeheng · 发表于 2020-9-28 15:43:05

学习了，感谢大神分享。

起风了071 · 发表于 2020-10-12 20:52:53

请问，我们平常对芯片防护所说的，系统级和电路级是单纯指片上和片外的区别吗？
个人认为，系统级就是在片外做了一个防护网络。

jiangbing1975 · 发表于 2020-12-27 20:12:40

起风了071 发表于 2020-10-12 20:52
请问，我们平常对芯片防护所说的，系统级和电路级是单纯指片上和片外的区别吗？
个人认为，系统级就是在片 ...

系统级和电路级指的是测试方法的区别，直观来说，芯片带电的状态下的测试叫做系统级，芯片不带电的状态下的测试叫做电路级。没有规定说解决系统级的ESD，不可以在片上采取一些措施，相反，为了解决系统级的问题，通常片上也会增加一些电路来协助解决。

jiangbing1975 · 发表于 2020-12-27 20:23:21

viag 发表于 2020-8-18 23:04
请教一下
芯片有VDDA/VDDD 2个电源
VSSA/VSSD 2个地。

die上有两个电源pad，如果两个电源pad分别对各自的“地“存在clamp，且两个“地”之间存在back to back diode，那么两个电源之间是否一定要求back to back diode，答案是可以有，也可以没有。我做的很多芯片，都是两个电源pad对应两个pin，两个电源pad之间也不存在back to back diode，也从来没有发生过问题。至于不同电压域接口容易出问题，有可能是CDM ESD造成的，不妨在两个电压域的接口处增加CDM ESD保护试试看。

baozidepipi · 发表于 2021-1-7 11:41:33

楼主对lvtscr了解吗？

jiangbing1975 · 发表于 2021-2-8 13:58:49

baozidepipi 发表于 2021-1-7 11:41
楼主对lvtscr了解吗？

只知道原理，未有实战经验。

ksj116 · 发表于 2021-3-6 13:01:26

myfootprints0 发表于 2020-5-8 17:06
楼主，对于0.18um的工艺，如果用GGNMOS做ESD 器件，NMOS管的length和fingerWidth的值对ESD性能有什么影响？ ...

length 大点能增加Rsub，利于寄生NPN早开启导通，但是对于电流Path 增大 Ron增大不好。finger width 一般都小于50um，也不能太小。和layout pattern有关

ksj116 · 发表于 2021-3-6 13:06:42

viag 发表于 2020-8-18 23:04
请教一下
芯片有VDDA/VDDD 2个电源
VSSA/VSSD 2个地。

一般不同GND 之间都会加入b2b Diode的。这个不仅仅是isolate A/D GND噪声，还有助于CDM保护。当然你pacakge 两个GND PAD bonding short会有助于ESD简化设计。

ksj116 · 发表于 2021-3-6 13:09:33

jiangbing1975 发表于 2021-2-8 13:58
只知道原理，未有实战经验。

楼主，请问下，GGNMOS 的snapback曲线的 Vtrig是 PN Vbd点，那Vhold是不是寄生NPN开启的点？

jiangbing1975 · 发表于 2021-3-14 18:36:37

ksj116 发表于 2021-3-6 13:09
楼主，请问下，GGNMOS 的snapback曲线的 Vtrig是 PN Vbd点，那Vhold是不是寄生NPN开启的点？
...

Vtrig就是NPN开启点，NPN开启后，同样的电流只需要更低的电压，因此曲线上会出现负阻区，但器件本身又存在寄生电阻，当电流越大时，寄生电阻上的压降也越大。这样，一个是让器件两端的电压减小，一个是让器件两端的电压增加，当二者达到平衡点时电压就不再降低，此时的电压就是Vhold。
我这样说，你能理解吗？

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