芯片级ESD防护设计答疑

jiangbing1975

玖君00 发表于 2021-6-1 16:58
应该是ESD 器件的触发电压过高，做低压测试时没开启；高压时ESD器件开启，起作用了。
...

假设ESD器件的开启电压是Vt1，按照你的思路，做低压测试时未开启，也就说低压测试时，电压未超过Vt1，可是芯片内部被打坏了，也就是说，芯片内部的耐压比Vt11还低。如果这样推论下去，做高压测试时，电压也不能超过Vt1，因为一旦超过Vt1，芯片就会失效。既然做高压测试时，芯片没有失效，那么芯片看到到电压一定不会超过Vt1，所以做高压测试时，ESD器件也无法开启。这和你的说法相矛盾，如何理解？

mars0904

scvready 发表于 2021-5-10 15:34
为什么IO到RX  MOS之间有电容需要加 CDM diode？？？这个怎么理解？？？

我理解的是电容在打ESD的时候，瞬间相当于一个AC的信号，并不是一个DC信号。
此时一个电容并不能当成断路去分析电路。

玖君00

jiangbing1975 发表于 2021-6-5 20:15
假设ESD器件的开启电压是Vt1，按照你的思路，做低压测试时未开启，也就说低压测试时，电压未超过Vt1，可 ...

ESD电路的响应要远远快于内部IC的响应呀，在高电压两边都能通情况下，一般是ESD电路先开启吧。

jiangbing1975

玖君00 发表于 2021-6-7 10:55
ESD电路的响应要远远快于内部IC的响应呀，在高电压两边都能通情况下，一般是ESD电路先开启吧。
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我们设计的目标是ESD电路先开启，但这个目的不一定都能达到。

幽影

楼主，我看GGNMOS的ESD电流泄放机制是利用其寄生BJT进行泄放的，那我直接用BJT来替代可以吗。C接电源或者I/O，B串一个电阻和E一起接地。具体的泄放机制还是跟GGNMOS比较类似，是先击穿CB之间的反向二极管，然后开启BJT进行泄放的吗。器件参数我没有进行修改，结构是这样的。

迅哥

输入为差分对信号应该采用什么结构呢（使用tsmc提供的器件），两个输入pin之间需要esd吗

baozidepipi

我想问一下，对于RC+INV+NMOS组成的power clamp，如果我想设计HMB模型下6KV的ESD能力，如何确定NMOS的最小尺寸？如何将4A的ESD电流和NMOS的尺寸联系起来？

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C:\Users\yyzhu\Desktop\diode
大神，想请问一下，对于存在两个power （AVDD和DVDD）的时候，通常会选择在他们之间加入back to back的diode。有看到文章说把diode设计成两个串联会比一个的噪声隔离要好，这到底是问什么呢？求解答。

UESTC_飞猫

informations 发表于 2021-7-30 09:35
大神，想请问一下，对于存在两个power （AVDD和DVDD）的时候，通常会选择在他们之间加入back to back的dio ...

我说一下自己的看法吧：
首先背靠背的二极管是针对多电源域的情况，这两个电源域之间可以不用二极管相连，但是这样ESD来临的时候走的路径就太长了，内部电路容易损坏，所以我们加上一对背靠背二极管，这样泄流路径就短了。对于VSS而言，一般的地可以公用，但是数字电路和模拟电路之间的地需要分离，但是这对ESD设计来说是不好的，又不能直接连起来，所以通常方法就是加一对二极管。至于两个串联噪声更小，因为串联之后需要的导通电压Double了啊。

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UESTC_飞猫 发表于 2021-7-30 10:15
我说一下自己的看法吧：
首先背靠背的二极管是针对多电源域的情况，这两个电源域之间可以不用二极管相连 ...

还有一个疑问，到底是要串联多少个diode会更好呢？是两个还是三个？有文章说到尽量不要超过三个？这个是怎么去考量的呢？