芯片级ESD防护设计答疑

sw004

楼主：如果IC是简单的逻辑电路，比如与门，或门，器件很少，建立工作状态应该也是非常快的

genehuang

把楼主的所有回帖读了一遍，获益匪浅！感谢！
顺便请教一个问题：
芯片有个pin想过8KV系统级ESD，但是是5号pin，板子上不能挂电容，所以8KV能量只能经过芯片内的ESD泄放。本想用多个ESD cell并联提高过电流能力，但是foundry提供的5V ESD器件都是GGNMOS结构，有严重的snapback，非常担心导通不均匀造成局部烧毁。
请问楼主有这方面经验吗？可否可以指点一下？

genehuang

sw004 发表于 2019-4-15 09:13
楼主：如果IC是简单的逻辑电路，比如与门，或门，器件很少，建立工作状态应该也是非常快的 ...

内部走线的寄生电容、电阻算上，很难达到工作状态的

jiangbing1975

genehuang 发表于 2019-5-6 19:32
把楼主的所有回帖读了一遍，获益匪浅！感谢！
顺便请教一个问题：
芯片有个pin想过8KV系统级ESD，但是是5号 ...

系统级的ESD和芯片级的ESD不是一回事。
ggnmos不能解决系统级的ESD吧。
另外超大管子的ggnmos不均匀开启现象很严重，其实把一个大管子拆分成几个同样的不太大的ggnmos并联，是可以提高该pin的芯片级ESD性能的。
所谓采用double bonding，triple bonding可以增强该pin的ESD性能就是这个意思。

genehuang

jiangbing1975 发表于 2019-5-18 22:37
系统级的ESD和芯片级的ESD不是一回事。
ggnmos不能解决系统级的ESD吧。
另外超大管子的ggnmos不均匀开启 ...

之前写错了，是个信号pin，所以外围板子上没有保护原件，只能靠芯片内部器件扛系统ESD。
因为没可用的器件可选，ggnmos虽然很危险，但是fab说开启时间是ok的，ns级别可开，最大的问题就是怕导通不均匀。
准备搞8个并联试试了，面积不够也不好再加pad，难呀难。
再次感谢！

Curacao

jiangbing1975 发表于 2019-5-18 22:37
系统级的ESD和芯片级的ESD不是一回事。
ggnmos不能解决系统级的ESD吧。
另外超大管子的ggnmos不均匀开启 ...

楼主您好，我想请问下为何做double guardring可以提高芯片的ESDD性能？double guardring我个人理解是防止发生latch up用的。望不吝赐教

Curacao

Curacao 发表于 2019-5-21 17:00
楼主您好，我想请问下为何做double guardring可以提高芯片的ESDD性能？double guardring我个人理解是防止 ...

看错了，不好意思

cst00

想问一下VDD CLAMP是如何进行箝位的？

cst00

VDD CLAMP设计用nmos做ESD好还是用pmos做ESD好？有什么区别，优缺点在哪里？

jiangbing1975

芯片的电源和GND之间都存在clamp电路，当芯片受到ESD能量攻击时用来安全的泄放这些ESD能量。
一般来讲电源和地之间的clamp电路有很多种，常用的有三种：第一种是grounded-gated NMOS，第二种是gate-coupled NMOS，还有就是ESD detection + NMOS。结构分别如下：

第一种存在严重的不均匀开启，不能充分发挥NMOS的泄放能力；
第二种有效的改善了第一种不均匀开启的现象，性能得到大大提高；
第一种和第二种都是利用NMOS寄生的BJT开启来泄放ESD能量，版图需要满足ESD layout rule；
第三种是利用NMOS的正常开启来泄放ESD能量，该电路可仿真，且该NMOS版图不需要满足ESD layout rule。
对于90nm以下的器件，第一种和第二种均已不起作用，第三种可以。