芯片级ESD防护设计答疑

talanton · 发表于 2018-8-6 14:09:04

请问大神，芯片ESD HBM 高等级没有问题，而在低等级时候芯片端口漏电了，这个一般是什么原因？什么原理？

jiangbing1975 · 发表于 2018-8-14 17:40:14

回复 31# talanton
一般打ESD的时候都是从低等级开始，逐步提高到高等级，你的意思是打2KV的时候芯片就坏掉了，反而直接打4KV，芯片还是好的？
没遇到过这种情况，不合常理。

talanton · 发表于 2018-8-16 11:19:35

回复 32# jiangbing1975

是的，10颗芯片1kV ESD后芯片都漏电，另外10颗打2kV-4kV芯片正常

jiangbing1975 · 发表于 2018-8-25 16:33:28

回复 33# talanton

没有遇到过这种情况。不妨先对打1KV的芯片进行失效分析，根据失效原因再做进一步判断。

muqiaoyu · 发表于 2018-9-15 11:48:41

本帖最后由 muqiaoyu 于 2018-9-15 11:51 编辑

请教大神，现在有一个IO口，正常工作会出现长时间的-5V的负压，而且不能有对VSS有太大的漏电，否则正常工作会出现问题，所以这个IO口内部都采用的是LDMOS_ISO的器件，将负压隔离起来。现在这个IO的ESD是对VCC做的，但对VSS打负的测试结果并不好，里面电路有损坏的情况。有没有好的办法解决这个问题？

彤妍物语 · 发表于 2018-9-19 08:41:39

回复 1# jiangbing1975

大神您好，请问您对ESD测试的方法或者说步骤熟悉吗？
可否赐教。。
比如说测试ALL to VCC的时候芯片有个脚fail了，那测试下一个比如ALL TO GND的时候还用这个芯片吗？

jiangbing1975 · 发表于 2018-9-19 09:34:15

回复 35# muqiaoyu
对于pin脚上存在负压的情况，我一般不会对VSS加任何ESD保护，仅仅是采用更大的到VCC的PMOS尺寸即可。PMOS的snapback现象不明显，造就了PMOS的不均匀开启的现象也不明显，通过简单的增加PMOS的尺寸，可以有效的提高该pin的ESD防护能力。

jiangbing1975 · 发表于 2018-9-19 09:38:16

回复 36# 彤妍物语
一般一颗芯片只会打一种case的ESD，不会说是一颗芯片打完ALL to VCC后再去打ALL to VSS。除非是芯片的数量不够用，
那也应该打完一种case的ESD后，剔除打坏的芯片后再去打另一种case的ESD。

彤妍物语 · 发表于 2018-9-19 13:04:47

回复 38# jiangbing1975

请问：比如说如果把芯片分成3个组合去打，IO+GND to VDD；

IO+VDD to GND；IO to IO；

那打

IO+GND to VDD的时候，

IO+GND会绑在一起加电么？

jiangbing1975 · 发表于 2018-9-19 16:36:13

回复 39# 彤妍物语

ALL to GND：是每个pin（包括VDD pin）均分别对GND打ESD脉冲。
不存在任何pin会合在一起然后对GND打ESD脉冲这种情况。

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