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楼主: jiangbing1975

[讨论] 芯片级ESD防护设计答疑

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 楼主| 发表于 2018-9-19 16:38:36 | 显示全部楼层
回复 39# 彤妍物语


只有当IO to IO打ESD的时候,是:电源和GND浮空,对要打ESD的pin施加ESD脉冲,同时剩余的IO pin接在一起接到0V。
发表于 2018-10-7 16:37:01 | 显示全部楼层
大神,请教一下,针对0.18um 60V工艺60V的PIN是否有能够节省面积的ESD做法,工艺厂提供的ESD结构一般是好多个低压NMOS串联起来,但是这样很浪费面积,对于小成本的芯片很不划算
发表于 2018-10-15 09:42:04 | 显示全部楼层
请教大神,刚学习Power clamp,看到一个结构是RC+1INV+NMOS的,然后我看了他的NMOS版图画法,是画了SAB层且漏加宽的画法,我想问的是这样的版图画法还是利用NMOS的沟道导通电流吗,如果是,那这样的画法和正常NMOS画法(无SAB层和漏不加宽)在电流泄放时有什么区别?我现在的理解是,如果用了SAB层且漏加宽,是利用NMOS的寄生BJT泄放电流的,不知道我的理解是否有误?请大神指正
 楼主| 发表于 2018-10-16 08:43:24 | 显示全部楼层
回复 42# dwflove
高压芯片的ESD没有做过,无法给你提供有效的建议。
 楼主| 发表于 2018-10-16 08:45:39 | 显示全部楼层
回复 43# 13798974948
你的理解是是对的。这种结构的ESD泄放通路不需要满足ESD rule,但是泄放的NMOS的total width必须做很大,仿真要正常通过安培级的电流。
发表于 2019-2-17 09:57:38 | 显示全部楼层
大神,芯片没加pad时候做drc没有latch up问题,一加了pad就出了latch up的问题,是什么导致的吗?即使只有NMOS管子,加了guardring和ESD后,还是有latch up的问题,知道怎么解决吗?谢谢了
发表于 2019-2-17 10:13:33 | 显示全部楼层
回复 46# a104842708


   你的说法好奇怪啊,加了Bounding PAD不就是加了高层的金属做的一块金属块吗,应该没有其他的电路要加?   这样也会导致rule check会报错?特别是latch up的错?
发表于 2019-2-17 10:17:51 | 显示全部楼层
回复 1# jiangbing1975


   请教大神,现在28nm很多工艺的厚氧管都只有18的管子,没有25的管子或者33的管子了,这种情况下ESD的设计方向应该怎么改进?比如GG NMOS,原先只要一个或者两个cascode做就够了,现在要三个或者更多,而且每个管子还要加各种Vd,Vg的HV tolerant的保护
电路,这些会不会都影响固有的ESD性能。
发表于 2019-2-20 10:57:39 | 显示全部楼层
回复 47# wxf97841

我的理解是电路通过pad连到封装外,就可能受外界突发高电压影响,导致latch up问题。不是特别清楚这个
 楼主| 发表于 2019-3-10 22:06:47 | 显示全部楼层
回复 42# dwflove


高压工艺没接触过。不好意思。
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