芯片级ESD防护设计答疑

jiangbing1975 · 发表于 2022-10-15 14:38:13

xidianmhp 发表于 2022-7-9 14:16
在CMOS BCD工艺中电源PAD用了这种ESD保护，发现测试时不到700V HBM就挂了，电源和地之间ESD环的导通电阻也 ...

高压工艺我没有做过，不过PNP的性能确实不如NPN。
芯片里面多放几个应该会好一点吧。

jiangbing1975 · 发表于 2022-10-15 14:41:20

fanjialin 发表于 2022-7-12 18:11
楼主你好请问powerclamp电路应该如何仿真呢或者说如何取检测电路效果呢
...

如果是利用沟通导通泄放ESD能量的power clamp，是可以仿真的。
如果是利用寄生BJT开启泄放ESD能量的，就没办法仿真，检测电路效果只能根据经验来了。

fhy420462303 · 发表于 2022-10-21 16:47:53

有没有讲解ESD-HBM测试过程的文档呀？？？想知道工具到底是怎么做的???
假设测试所有的IO对DVDD（还有一个AVDD），先把每个IO的i-V曲线测试出来，然后所有的IO打正负电压，然后在测试每个IO的i-V曲线出来，然后判断，那么负电压的意思是IO接地，然后VDD 打入电压？？？IO的i-V曲线怎么测试？？？？IO加电源测试电流，这个时候的测试电源的地怎么接，接芯片的DVDD吗，还是接芯片的DVSS，还是AVSS？？？
如果是DVDD和AVDD测试？？又是怎么测试呢？？？i-V曲线怎么量测呢？？？