后端基本概念讨论专用贴

sweeteawz

回复 43# liuada001
用处应该是这样的吧，也是我猜测的，在理想情况下，期望clk到各个ff或block的leaf point的delay都差不多，那么global skew可以当做一个预估，如果global skew非常非常大的话，说明cts做的不好，因为造成了clk tree上太大的延迟。但是对于具体path 的timing behavior来说，只考虑relative skew，那么也就是说其实local skew是更有意义的，global应该是一种预估或者评估~

sweeteawz

回复 70# linsong120sos

触发器的setup和hold，大三还是大二的时候上过数字电路还记得不？D触发器是由2个SR锁存器构成的，或者由传输门构成，分为一个master和一个slavelib里面setup和hold是D触发器里面的路径延迟决定的


在design的时候我们报出的timing report里面的setup与hold是基于device或者path delay的

sweeteawz

回复 70# linsong120sos

还有，holdcheck是在同一个clk的edge上，而setup是在前一个和后一个中间做check，这也就是为什么你的design如果setup违例了，把频率降低T加大，setup就满足了，但是hold和降频就没关系了

sweeteawz

回复 157# pandafeeder

157楼这位仁兄似乎说的不对吧……
set_clock_latency   -source 才是时钟源端的156楼那位仁兄理解的没错，但是set_clock_latency 指的是 clock source pin到leaf pin的最大延迟
综合的时候不会把source 到leaf pin的delay综合成0.5ns的，而是会努力向0ns综合。这里定义set_clock_latency 0.5ns是说最大延迟，如果clock net不是ideal的，而且如果此时有一条path的clock global skew 超过了0.5，那么就会去优化它，如果没有超过0.5那么就不去优化它，所以set_clock_latency 0.5ns与 set_ideal_network是没有冲突的，因为ideal net的的skew是0.
也就是说在dc综合时，设置set_clock_latency   是没有什么意义的，因为把clock设置成了ideal，而set_clock_latency   -source才是有意义的，如果系统有插入延迟的要求的话

sweeteawz

回复 156# kidkun


157楼这位仁兄似乎说的不对吧……
set_clock_latency   -source 才是时钟源端的156楼那位仁兄理解的没错，但是set_clock_latency 指的是 clock source pin到leaf pin的最大延迟
综合的时候不会把source 到leaf pin的delay综合成0.5ns的，而是会努力向0ns综合。这里定义set_clock_latency 0.5ns是说最大延迟，如果clock net不是ideal的，而且如果此时有一条path的clock global skew 超过了0.5，那么就会去优化它，如果没有超过0.5那么就不去优化它，所以set_clock_latency 0.5ns与 set_ideal_network是没有冲突的，因为ideal net的的skew是0.
也就是说在dc综合时，设置set_clock_latency   是没有什么意义的，因为把clock设置成了ideal，而set_clock_latency   -source才是有意义的，如果系统有插入延迟的要求的话

zhanggd

回复 17# damonzhao


   tap cell 我可不可以这样理解：在设计标准单元的layout时候，不设计上电源和地的那部分，然后我另外设计一个专门的cell（tap cell），在PR时候我每隔一定间距加一个tap cell，这样sub和well就有电位了。可以这样理解吗？

fu_wang

弱弱地请教一下大家 OSE和PSE的概念 可以具体解释一下么？

archertake

请问，Technology file 里面layer的pitch属性是什么？

whitee

回复 29# onlykals


    谢谢

wjchuan

回复 350# archertake


   布线track的最小间距