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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › 你是用VHDL还是用Verilog HDL？

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楼主: buley

[统计] 你是用VHDL还是用Verilog HDL？

发表于 2018-1-24 11:50:35 | 显示全部楼层

回复 1# buley

verilog

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秋天叶子落

发表于 2018-1-26 18:59:19 | 显示全部楼层

刚开始用VHDL，后来做其他工程就一直用verilog了

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发表于 2018-2-25 18:10:09 | 显示全部楼层

Verilog

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发表于 2018-3-5 16:12:41 | 显示全部楼层

都学过，verilog更简洁，写法不冗余

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发表于 2018-3-8 13:47:48 | 显示全部楼层

verilog

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发表于 2018-3-19 14:18:33 | 显示全部楼层

Verilog上手好用

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发表于 2018-3-25 09:19:23 | 显示全部楼层

Verilog

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发表于 2018-3-26 12:22:37 | 显示全部楼层

VERILOG

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寂寞算什么

发表于 2018-4-3 11:14:59 | 显示全部楼层

本人学生，主要用Verilog，请问主要公司里主要用什么？

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发表于 2018-4-14 19:29:29 | 显示全部楼层

只会Verilog HDL

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