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楼主: buley

[统计] 你是用VHDL还是用Verilog HDL?

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发表于 2017-12-1 10:37:24 | 显示全部楼层
還是verilog較方便!
发表于 2017-12-6 02:01:14 | 显示全部楼层
Thank you.
发表于 2018-1-8 13:57:33 | 显示全部楼层
只会verilog
发表于 2018-1-9 14:30:51 | 显示全部楼层
Verilog比较好用
发表于 2018-1-22 15:53:58 | 显示全部楼层
两个语言都可以,VHDL略微适合大规模程序维护。
发表于 2018-1-24 11:50:35 | 显示全部楼层
回复 1# buley


    verilog
发表于 2018-1-26 18:59:19 | 显示全部楼层
刚开始用VHDL,后来做其他工程就一直用verilog了
发表于 2018-2-25 18:10:09 | 显示全部楼层
Verilog
发表于 2018-3-5 16:12:41 | 显示全部楼层
都学过,verilog更简洁,写法不冗余
发表于 2018-3-8 13:47:48 | 显示全部楼层
verilog
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