你是用VHDL还是用Verilog HDL？

花涛 · 发表于 2017-1-19 10:54:12

verilog好上手

likecoffee_abc · 发表于 2017-1-19 12:26:06

用Verilog的多吧

marx67 · 发表于 2017-1-19 13:52:54

回复 1# buley

verilog~~~

pursuinging · 发表于 2017-1-24 22:04:10

Verilog

ljczl · 发表于 2017-2-9 16:51:24

根本上，没太大区别，实际开发过程中，也是都在用。

toland · 发表于 2017-2-25 17:00:18

Verilog比较直观易懂，感觉VHDL太严谨了，难受

林缘 · 发表于 2017-3-3 22:19:41

都用过，现在正在用的是VHDL

liangbowen · 发表于 2017-3-12 15:46:41

用verilog多，偶尔用vhdl，或者混用。

wx3539nice · 发表于 2017-3-16 00:19:50

只用过verilog

yucaoxilin · 发表于 2017-3-19 14:56:25

上学是VHDL，工作后投靠Verilog

[统计] 你是用VHDL还是用Verilog HDL？