你是用VHDL还是用Verilog HDL？

fengwwwye · 发表于 2016-9-21 22:04:48

现在用Verilog的是占主流了吧！

kaka2007f1 · 发表于 2016-9-21 22:09:43

我觉得VERILOG好上手

zxbdlv · 发表于 2016-9-21 22:40:39

verilog入门简单一些！！！！！

zxyzxyzxy55 · 发表于 2016-9-23 04:29:04

verilog感觉会比较好用

John8023 · 发表于 2016-9-24 11:58:46

Verilog!

fayafaya · 发表于 2016-10-2 17:36:23

VERILAOG

yzmerry · 发表于 2016-10-4 14:32:20

应该是Verilog更好吧，但我们小单位内部大家都用VHDL，没办法只能跟着用，否则没发交流。

stanms85 · 发表于 2016-10-10 14:19:47

Verilog HDL好用!!

xtwl_tpcl · 发表于 2016-10-17 10:01:57

都会，不过Verilog写起来随意点，所以用的多

sleeplessvenus · 发表于 2016-10-19 14:43:16

对一般的逻辑编程来说，两者是基本等价的，代码风格良好的话vhdl的代码综合能过基本就没啥问题；仿真的话，用system verilog很灵活，所以说这两种语言最好都多看多写。

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