你是用VHDL还是用Verilog HDL？

yaoshujian · 发表于 2015-12-2 14:54:29

verilog

荆雪伊人 · 发表于 2015-12-10 23:28:11

最开始学的是vhdl，之后学verilog，感觉vhdl要求比较严一些

转-轮-王 · 发表于 2015-12-14 16:21:02

听说VHDL先前主要流行于欧洲，Verilog主要在美国。美国现在是半导体行业的领头羊，它用的语言自然也会成为主流。

nickyanghy · 发表于 2015-12-14 21:08:29

Verilig HDL!

小兽2011 · 发表于 2015-12-17 14:11:49

最开始在学校学习FPGA开发的时候，用的是VHDL，上班之后，同事基本上全用verilog，所以，只好转到后者了，相比较而言，各有特点吧。

华夏甲骨文 · 发表于 2015-12-31 15:42:13

看到好多资料都是verilog

mcupro · 发表于 2016-1-2 21:27:40

VERILOG 其实慢慢VHDL 就少了

kejie · 发表于 2016-5-10 21:51:31

Verilog 简介，打字文字少，不易出错，容易编程，容易查错

khh626 · 发表于 2016-5-14 12:20:31

verilog感觉易读性要好些

程锦 · 发表于 2016-5-14 16:31:50

verilog

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