你是用VHDL还是用Verilog HDL？

markhwa2 · 发表于 2015-7-8 10:11:32

学校学的,习惯了VHDL

wmx182 · 发表于 2015-7-8 22:20:57

用的是VHDL

Eleven_wsy · 发表于 2015-7-8 23:45:56

Verilog把。。。。VHDL都没见过

aaxiongwei · 发表于 2015-7-9 10:16:39

verilog HDL +1，用的人多，资讯也多

hanxinhui · 发表于 2015-7-13 14:30:19

verilog在学校用的比较多。 VHDL感觉更严谨。

caihongboa188 · 发表于 2015-7-14 15:20:01

还不错还不错还不错

caihongboa188 · 发表于 2015-7-14 15:21:10

阿斯顿发送到发送到发

liuzgyt · 发表于 2015-7-15 10:01:53

verilog

jchenak · 发表于 2015-7-16 02:01:05

大学的时候做project都是用的VHDL。空闲时间自己也看过Verilog，有C的基础上手并不难。感觉上只做IC设计的话Verilog足够了，但要是严密些的系统设计的话就得用VHDL了。

sunvic19 · 发表于 2015-7-21 17:19:10

现在应该是system verilog的天下

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