你是用VHDL还是用Verilog HDL？

caihongboa188 · 发表于 2015-7-14 15:20:01

还不错还不错还不错

caihongboa188 · 发表于 2015-7-14 15:21:10

阿斯顿发送到发送到发

liuzgyt · 发表于 2015-7-15 10:01:53

verilog

jchenak · 发表于 2015-7-16 02:01:05

大学的时候做project都是用的VHDL。空闲时间自己也看过Verilog，有C的基础上手并不难。感觉上只做IC设计的话Verilog足够了，但要是严密些的系统设计的话就得用VHDL了。

sunvic19 · 发表于 2015-7-21 17:19:10

现在应该是system verilog的天下

ryanyan · 发表于 2015-7-21 17:31:25

回复 1# buley

Verilog……

murphy522 · 发表于 2015-7-24 11:05:38

讨论这个有意义吗？只有能实现稳定的功能，管你用什么语言，用 C语言也可以。用 matlab 也行。。没必要汗死在某种语言的选择

Blackbird888 · 发表于 2015-7-26 02:49:08

还是verilog 多

Jasen_0314 · 发表于 2015-8-7 08:26:07

VERILOG比较好学

wangzeyue · 发表于 2015-8-30 08:58:22

verelog

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