你是用VHDL还是用Verilog HDL？

wpantx · 发表于 2015-6-2 01:52:08

verilog

wpantx · 发表于 2015-6-2 01:52:49

更习惯verilog

whenwhy · 发表于 2015-6-3 17:22:56

Verilog

waiting_linda · 发表于 2015-6-3 17:23:15

都学过，不过现在用的是Verilog，感觉Verilog更简单一些

whenwhy · 发表于 2015-6-3 17:30:39

now I am using VHDL

chenwei198411 · 发表于 2015-6-4 08:48:59

用vhdl，也想学学verilog

Lerxi · 发表于 2015-6-4 17:41:49

Verilog是进行时，VHDL是过去时。

madezju · 发表于 2015-6-5 17:31:05

用的Verilog，但发现erilog语法还是不够严谨

阿杰与西门吹雪 · 发表于 2015-6-19 15:25:42

正在学Verilog

wsphynb · 发表于 2015-6-19 16:48:17

要不要两个都学一下？？

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