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楼主: buley

[统计] 你是用VHDL还是用Verilog HDL？

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chenwei198411
发表于 2015-6-4 08:48:59 | 显示全部楼层
用vhdl，也想学学verilog
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Lerxi
发表于 2015-6-4 17:41:49 | 显示全部楼层
Verilog是进行时，VHDL是过去时。
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madezju
发表于 2015-6-5 17:31:05 | 显示全部楼层
用的Verilog，但发现erilog语法还是不够严谨
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发表于 2015-6-19 15:25:42 | 显示全部楼层
正在学Verilog
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wsphynb
发表于 2015-6-19 16:48:17 | 显示全部楼层
要不要两个都学一下？？
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fftcj
发表于 2015-6-20 13:22:31 | 显示全部楼层
好东西，多谢。
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科子
发表于 2015-6-21 10:44:08 | 显示全部楼层
Verilog路过
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gerrard2003
发表于 2015-6-22 12:21:30 | 显示全部楼层
vhdl写功能实现，verilog调用，system verilog仿真
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williamma
发表于 2015-6-23 17:04:02 | 显示全部楼层
verilog啊
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wmlsia
发表于 2015-6-24 07:31:36 | 显示全部楼层
Verilog是大趋势
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