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楼主: buley

[统计] 你是用VHDL还是用Verilog HDL?

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发表于 2015-5-24 11:41:35 | 显示全部楼层
VHDL is also good but
发表于 2015-5-27 10:03:46 | 显示全部楼层
没必要纠结,都在用,那个习惯用哪个
发表于 2015-5-27 22:51:56 | 显示全部楼层
我用的是Verilog,好上手,比较和C很像·
发表于 2015-5-31 12:53:27 | 显示全部楼层
一直在用verilog,但好多程序是VHDL,所以也想学学VHDL
发表于 2015-6-1 15:22:49 | 显示全部楼层
用的verilog
发表于 2015-6-2 01:52:08 | 显示全部楼层
verilog
发表于 2015-6-2 01:52:49 | 显示全部楼层
更习惯verilog
发表于 2015-6-3 17:22:56 | 显示全部楼层
Verilog
发表于 2015-6-3 17:23:15 | 显示全部楼层
都学过,不过现在用的是Verilog,感觉Verilog更简单一些
发表于 2015-6-3 17:30:39 | 显示全部楼层
now I am using VHDL
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