你是用VHDL还是用Verilog HDL？

satyaneos · 发表于 2015-4-25 18:12:02

Verilog is better, because of its link to c

liu1246661914 · 发表于 2015-4-26 19:53:30

我用的是verilog，感觉用它做设计挺好用

satyaneos · 发表于 2015-4-27 13:35:50

Using Verilog for quite longtime, and this one seems to be adopted by many companies.. with good tool support

fish2299373 · 发表于 2015-4-29 12:36:20

能出设计就好。

flyingfish00112 · 发表于 2015-4-30 16:24:33

都喜欢。

阳光小懒虫 · 发表于 2015-4-30 17:53:41

还没有入门咋搞啊。

yuelianghudie · 发表于 2015-5-1 10:21:11

看看看看

yuelianghudie · 发表于 2015-5-1 10:22:12

看看看看

yuelianghudie · 发表于 2015-5-1 10:23:54

看看看看

yuelianghudie · 发表于 2015-5-1 10:25:16

看看看看

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