你是用VHDL还是用Verilog HDL？

jacobypak · 发表于 2015-5-1 17:57:42

VHDL好

小开 · 发表于 2015-5-7 00:15:10

verilog多一些

juller · 发表于 2015-5-9 21:24:19

以前用VHDL，最近用verilog，感觉后者更灵活

murphy522 · 发表于 2015-5-14 11:04:34

其实 VHDL 要强大一些。 verilog 格式不严谨，编译器不会对某些错误报错，导致调试时很茫然。

VHDL 编译器很严格，不容易被误导，比verilog描述准确

satyaneos · 发表于 2015-5-16 21:32:25

Both are equally good

kenson203 · 发表于 2015-5-16 22:22:05

用什么语言都差不多啦

坚脑筋 · 发表于 2015-5-18 09:39:42

菜鸟，所以找好上手的Verilog

kindlei · 发表于 2015-5-18 18:00:31

路过，看看结果

gt2000 · 发表于 2015-5-19 15:08:42

还在左右为难吗

satyaneos · 发表于 2015-5-24 11:39:11

Verilog mostly

[统计] 你是用VHDL还是用Verilog HDL？