你是用VHDL还是用Verilog HDL？

yuelianghudie · 发表于 2015-5-1 10:38:24

看看看看

yuelianghudie · 发表于 2015-5-1 10:39:03

看看看看

jw0390111 · 发表于 2015-5-1 10:48:32

習慣VHDL的語法不過公司用Verilog比較多

yuelianghudie · 发表于 2015-5-1 10:50:37

看看看看

yuelianghudie · 发表于 2015-5-1 10:52:12

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jacobypak · 发表于 2015-5-1 17:57:42

VHDL好

小开 · 发表于 2015-5-7 00:15:10

verilog多一些

juller · 发表于 2015-5-9 21:24:19

以前用VHDL，最近用verilog，感觉后者更灵活

murphy522 · 发表于 2015-5-14 11:04:34

其实 VHDL 要强大一些。 verilog 格式不严谨，编译器不会对某些错误报错，导致调试时很茫然。

VHDL 编译器很严格，不容易被误导，比verilog描述准确

satyaneos · 发表于 2015-5-16 21:32:25

Both are equally good

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