你是用VHDL还是用Verilog HDL？

heyitsyou · 发表于 2015-3-12 15:44:58

回复 1# buley

verilog 简单些

frank_chen203 · 发表于 2015-3-19 21:48:31

我喜欢用Verilog，可综合语句比较简单，VHDL太搞了

smallro · 发表于 2015-3-20 15:00:37

verilog，在公司一般都用verilog的，在学校VHDL用的多一些。所以感觉有点别扭。

wenleileilei · 发表于 2015-3-27 20:14:27

都差不多，同时用，左右开工

whywwhhyy · 发表于 2015-3-30 14:55:38

学校教的是Verilog, VHDL只在有空才看看

xuezihui · 发表于 2015-3-30 16:40:44

用的verilog
不过想学学VHDL

xuezihui · 发表于 2015-3-30 16:46:12

我也觉得VERILOG好上手

blg322 · 发表于 2015-4-2 13:52:43

沃尔福特放file:///C:\Users\ADMINI~1\AppData\Local\Temp\SGTpbq\5472\04839DFA.gif天5他完全他个人个人提供

taleland · 发表于 2015-4-5 21:45:21

主要Verilog HDL

花涛 · 发表于 2015-4-6 20:47:43

学的verilog，没学过vhdl

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