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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › 你是用VHDL还是用Verilog HDL？

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楼主: buley

[统计] 你是用VHDL还是用Verilog HDL？

发表于 2015-4-8 08:18:31 | 显示全部楼层

我用verilog這比較方便

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发表于 2015-4-8 11:01:17 | 显示全部楼层

VHDL和verilog都用，但是喜欢VHDL多一点

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发表于 2015-4-8 17:01:30 | 显示全部楼层

我这里公司主要用VHDL

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发表于 2015-4-14 11:27:29 | 显示全部楼层

70%用verilog...类C果然王道

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发表于 2015-4-14 16:16:10 | 显示全部楼层

VERILOG 看着容易点~~

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发表于 2015-4-19 09:53:44 | 显示全部楼层

都可以 vhdl 更苛刻

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发表于 2015-4-19 10:10:53 | 显示全部楼层

verilog

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发表于 2015-4-21 11:37:47 | 显示全部楼层

学习vhdl中

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发表于 2015-4-22 11:33:01 | 显示全部楼层

我觉得VERILOG好上手

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发表于 2015-4-23 11:31:09 | 显示全部楼层

好东西

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