你是用VHDL还是用Verilog HDL？

summerliyang · 发表于 2015-4-19 09:53:44

都可以 vhdl 更苛刻

花涛 · 发表于 2015-4-19 10:10:53

verilog

whywwhhyy · 发表于 2015-4-21 11:37:47

学习vhdl中

hbkfirst · 发表于 2015-4-22 11:33:01

我觉得VERILOG好上手

dior420 · 发表于 2015-4-23 11:31:09

好东西

satyaneos · 发表于 2015-4-25 18:12:02

Verilog is better, because of its link to c

liu1246661914 · 发表于 2015-4-26 19:53:30

我用的是verilog，感觉用它做设计挺好用

satyaneos · 发表于 2015-4-27 13:35:50

Using Verilog for quite longtime, and this one seems to be adopted by many companies.. with good tool support

fish2299373 · 发表于 2015-4-29 12:36:20

能出设计就好。

flyingfish00112 · 发表于 2015-4-30 16:24:33

都喜欢。

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