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楼主: buley

[统计] 你是用VHDL还是用Verilog HDL?

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发表于 2015-4-19 09:53:44 | 显示全部楼层
都可以  vhdl 更苛刻
发表于 2015-4-19 10:10:53 | 显示全部楼层
verilog
发表于 2015-4-21 11:37:47 | 显示全部楼层
学习vhdl中
发表于 2015-4-22 11:33:01 | 显示全部楼层
我觉得VERILOG好上手
发表于 2015-4-23 11:31:09 | 显示全部楼层
好东西
发表于 2015-4-25 18:12:02 | 显示全部楼层
Verilog is better, because of its link to c
发表于 2015-4-26 19:53:30 | 显示全部楼层
我用的是verilog,感觉用它做设计挺好用
发表于 2015-4-27 13:35:50 | 显示全部楼层
Using Verilog for quite longtime, and this one seems to be adopted by many companies.. with good tool support
发表于 2015-4-29 12:36:20 | 显示全部楼层
能出设计就好。
发表于 2015-4-30 16:24:33 | 显示全部楼层
都喜欢。
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