你是用VHDL还是用Verilog HDL？

蔡嘉婧 · 发表于 2015-2-16 22:05:13

我在南安普顿大学
我们学校用的是systemVerilog

piterconchas · 发表于 2015-2-23 23:41:46

ASIC: Verilog
Verification: SystemVerilog

liuzgyt · 发表于 2015-2-26 19:34:11

verilog 用的较多啊

chenghw1986 · 发表于 2015-3-4 09:29:13

都无所谓

shuai0914 · 发表于 2015-3-11 11:45:33

都用的话挺好的

heyitsyou · 发表于 2015-3-12 15:44:58

回复 1# buley

verilog 简单些

frank_chen203 · 发表于 2015-3-19 21:48:31

我喜欢用Verilog，可综合语句比较简单，VHDL太搞了

smallro · 发表于 2015-3-20 15:00:37

verilog，在公司一般都用verilog的，在学校VHDL用的多一些。所以感觉有点别扭。

wenleileilei · 发表于 2015-3-27 20:14:27

都差不多，同时用，左右开工

whywwhhyy · 发表于 2015-3-30 14:55:38

学校教的是Verilog, VHDL只在有空才看看

[统计] 你是用VHDL还是用Verilog HDL？