你是用VHDL还是用Verilog HDL？

fftcj · 发表于 2015-6-20 13:22:31

好东西，多谢。

科子 · 发表于 2015-6-21 10:44:08

Verilog路过

gerrard2003 · 发表于 2015-6-22 12:21:30

vhdl写功能实现，verilog调用，system verilog仿真

williamma · 发表于 2015-6-23 17:04:02

verilog啊

wmlsia · 发表于 2015-6-24 07:31:36

Verilog是大趋势

zhang_peng · 发表于 2015-6-24 12:37:26

verilog比较直观吧！虽然也够抽象的

小坤坤帅 · 发表于 2015-6-29 15:51:40

verilog 简单明了

air3366 · 发表于 2015-6-29 15:59:43

verilog比较直观更易用些

轩爸 · 发表于 2015-7-2 16:02:12

单位普遍VHDL

joshcheng · 发表于 2015-7-7 17:52:08

先學VHDL, 但後來一直使用verilog
Verilog句式簡單很多, 但容易打錯字仍通過編譯
VHDL句式比較複雜, 但打錯字很容易會被編譯發現

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