你是用VHDL还是用Verilog HDL？

zhang_peng · 发表于 2015-6-24 12:37:26

verilog比较直观吧！虽然也够抽象的

小坤坤帅 · 发表于 2015-6-29 15:51:40

verilog 简单明了

air3366 · 发表于 2015-6-29 15:59:43

verilog比较直观更易用些

轩爸 · 发表于 2015-7-2 16:02:12

单位普遍VHDL

joshcheng · 发表于 2015-7-7 17:52:08

先學VHDL, 但後來一直使用verilog
Verilog句式簡單很多, 但容易打錯字仍通過編譯
VHDL句式比較複雜, 但打錯字很容易會被編譯發現

markhwa2 · 发表于 2015-7-8 10:11:32

学校学的,习惯了VHDL

wmx182 · 发表于 2015-7-8 22:20:57

用的是VHDL

Eleven_wsy · 发表于 2015-7-8 23:45:56

Verilog把。。。。VHDL都没见过

aaxiongwei · 发表于 2015-7-9 10:16:39

verilog HDL +1，用的人多，资讯也多

hanxinhui · 发表于 2015-7-13 14:30:19

verilog在学校用的比较多。 VHDL感觉更严谨。

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