你是用VHDL还是用Verilog HDL？

ryanyan · 发表于 2015-7-21 17:31:25

回复 1# buley

Verilog……

murphy522 · 发表于 2015-7-24 11:05:38

讨论这个有意义吗？只有能实现稳定的功能，管你用什么语言，用 C语言也可以。用 matlab 也行。。没必要汗死在某种语言的选择

Blackbird888 · 发表于 2015-7-26 02:49:08

还是verilog 多

Jasen_0314 · 发表于 2015-8-7 08:26:07

VERILOG比较好学

wangzeyue · 发表于 2015-8-30 08:58:22

verelog

293426605 · 发表于 2015-9-3 15:08:11

目前只用过Verilog ，感觉很容易上手。

pala0001 · 发表于 2015-9-7 21:12:50

呵呵，好像国内公司用verilog的多点，院校可能用vhdl的多点

999 · 发表于 2015-9-8 00:57:30

VERILOG 看着容易点~

xzjdlj · 发表于 2015-9-8 12:08:49

都用！1！

999 · 发表于 2015-9-14 16:51:27

用的verilog
不过想学学VHDL

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