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楼主: buley

[统计] 你是用VHDL还是用Verilog HDL?

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发表于 2016-5-14 21:34:19 | 显示全部楼层
学校里学的是VHDL,社会上公司里用VERILOG的居多
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发表于 2016-5-18 16:38:47 | 显示全部楼层
thank you
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发表于 2016-5-31 22:41:40 | 显示全部楼层
显示VHDL,后面Verilog ,现在喜欢Verilog
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发表于 2016-6-3 20:29:14 | 显示全部楼层
回复 1# buley


    VHDL使用已久
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发表于 2016-6-10 10:51:11 | 显示全部楼层
verilog打的字比較少一點
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发表于 2016-6-13 09:35:40 | 显示全部楼层
个人理解 Verilog 上手较容易 VHDL语法严格
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发表于 2016-7-31 15:23:04 | 显示全部楼层
开始用的是Verilog HDL ,后来用了VHDL,各有特定。
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发表于 2016-8-13 01:46:13 | 显示全部楼层
其实差别不大,核心思想没有区别,只是代码风格有区别,美洲用verilog的比较多,欧洲用VHDL多点!
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发表于 2016-8-15 20:26:36 | 显示全部楼层
VERILOG
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发表于 2016-8-19 17:25:23 | 显示全部楼层
只会一点verilog
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