你是用VHDL还是用Verilog HDL？

frank_chen203

Verilog和System Verilog一脉相承，肯定用Verilog是未来主流

frank_chen203

不过VHDL也有自身优势，在数制转换，下标变换，仿真激励文件读取，Verilog就很弱

易ic

听说verilog是主流

csgood

直接用systemverilog呗，design和verification用统一的语言不是更好。我们现在的design都用sv了，其实做design跟verilog没什么区别。功能更多一点而已。

cliffmen

VHDL用久了就会觉得太死板了

fjpmagen

1. Verilog is much easier to learn than VHDL
2. VHDL syntax is drived from Ada language, verilog syntax is drived from C language.
3. VHDL isa system level language, Verilog is a gate level language.
4. VHDL is a strongly type language, Verilog uses veak typing.
5. case sensitivity for Verilog, not for VHDL

huanghelang

以前用的是VHDL，现在基本都是用verilog了。

早睡早起

会了一个在学另一个就很容易的。

yuanjinjie1984

都用过。

chaoyangtianxia

都要被淘汰了 直接用软件语言了