你是用VHDL还是用Verilog HDL？

fjpmagen

1. Verilog is much easier to learn than VHDL
2. VHDL syntax is drived from Ada language, verilog syntax is drived from C language.
3. VHDL isa system level language, Verilog is a gate level language.
4. VHDL is a strongly type language, Verilog uses veak typing.
5. case sensitivity for Verilog, not for VHDL

huanghelang

以前用的是VHDL，现在基本都是用verilog了。

早睡早起

会了一个在学另一个就很容易的。

yuanjinjie1984

都用过。

chaoyangtianxia

都要被淘汰了 直接用软件语言了

fengwwwye

现在用Verilog的是占主流了吧！

kaka2007f1

我觉得VERILOG好上手

zxbdlv

verilog入门简单一些！！！！！

zxyzxyzxy55

verilog感觉会比较好用

John8023

Verilog!