你是用VHDL还是用Verilog HDL？

494576295 · 发表于 2016-11-29 21:18:00

其实没啥区别，，，和软件语言不一样

sunwei0717 · 发表于 2016-12-17 17:38:27

以前用的VHDL，但是Verilog一统江湖是大趋势，verilog是IEEE的标准，Verilog更加简洁，同时赛灵思也放弃了VHDL

15194119481 · 发表于 2016-12-21 01:27:31

Verilog容易看，VHDL和汇编似的。

tezhi · 发表于 2016-12-22 11:18:26

verilog好用點

hero10844 · 发表于 2016-12-28 08:48:57

Verilog好上手眼，不严谨，写好了需要经验；VHDL严谨不容易出错，但比较啰嗦麻烦。

qj_h · 发表于 2016-12-30 18:42:48

verilog 好上手

baopi2017 · 发表于 2017-1-2 15:59:02

用的erelog

abgyqolt · 发表于 2017-1-8 22:27:19

两个都用都有有确定

xiaohanhaowei · 发表于 2017-1-9 20:07:17

做的Verilog，但是还是想学学vhdl

rainwerstone · 发表于 2017-1-11 08:56:51

都会用

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