你是用VHDL还是用Verilog HDL？

北京小黑 · 发表于 2016-11-12 12:18:15

我用的是VHDL，感觉很规整，有条理

zxctja · 发表于 2016-11-21 10:52:00

谢谢分享

yawang · 发表于 2016-11-25 12:34:21

VHDL用着放心。。。不报错基本就没错

马玉奇 · 发表于 2016-11-25 19:22:14

前一段时间都是VHDL，这一段主要用Verilog Verilog 使用起来比较灵活

王者一枝梅 · 发表于 2016-11-28 14:39:05

现在很多公司都用Verilog

494576295 · 发表于 2016-11-29 21:18:00

其实没啥区别，，，和软件语言不一样

sunwei0717 · 发表于 2016-12-17 17:38:27

以前用的VHDL，但是Verilog一统江湖是大趋势，verilog是IEEE的标准，Verilog更加简洁，同时赛灵思也放弃了VHDL

15194119481 · 发表于 2016-12-21 01:27:31

Verilog容易看，VHDL和汇编似的。

tezhi · 发表于 2016-12-22 11:18:26

verilog好用點

hero10844 · 发表于 2016-12-28 08:48:57

Verilog好上手眼，不严谨，写好了需要经验；VHDL严谨不容易出错，但比较啰嗦麻烦。

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