你是用VHDL还是用Verilog HDL？

lyu · 发表于 2017-8-23 20:04:46

1111111111111111111111

piigle · 发表于 2017-9-15 11:35:58

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Marvin.Liang · 发表于 2017-9-18 20:58:54

一直使用Verilog，但是感觉VHDL更牛逼一点，更严谨一点，想深入学学

nizw123 · 发表于 2017-10-13 14:59:28

还是喜欢用VHDL

ciscoo222 · 发表于 2017-10-13 22:08:58

verilog + 1

h9f3 · 发表于 2017-10-18 14:56:24

Verilog is more easy

yydianzi · 发表于 2017-10-19 16:25:50

vrilog开始是主流，上世纪90年代初被Cadence公司收购，别家用要license，导致其他的vendor都转向了vhdl，后来发现形势不对，又开放了，才有了后来的IEEE的标准，然后慢慢有回到主流的位置上，其实语言本身的功能可能有差异，但是关键还是看各家编译器给不给力

adan313 · 发表于 2017-10-25 23:02:14

当然是用verilog，个人感觉verilog是主流

Mystzl · 发表于 2017-10-27 15:02:53

都用，主要用VHDL

joshcheng · 发表于 2017-11-6 16:45:08

一定是Verilog, 還要是systemverilog

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