你是用VHDL还是用Verilog HDL？

路飞知 · 发表于 2019-1-22 14:13:15

当然是Verilog喽

rango_1 · 发表于 2019-1-25 00:26:16

verilog

flying1983 · 发表于 2019-1-25 10:36:40

语言只是工具，学好一种就行了吧。主要是ic设计的思想。

batchat88 · 发表于 2019-1-27 01:31:02

verilog

inuyasha6058 · 发表于 2019-1-27 03:43:07

Personally I prefer Verilog. Easy to use.

tdr1990 · 发表于 2019-1-29 06:07:51

都用，Verilog更多点

superd · 发表于 2019-3-25 21:57:59

verilog

出尘入世 · 发表于 2019-4-5 09:56:25

习惯用Verilog

icroad · 发表于 2019-4-6 16:31:07

规模大的项目推荐用verilog，小规模又要求底层电路严谨，都是用VHDL，但设计最终还是要理解电路。

sowwungwung · 发表于 2019-4-15 23:24:12

verilog

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