你是用VHDL还是用Verilog HDL？

tdr1990 · 发表于 2019-1-29 06:07:51

都用，Verilog更多点

superd · 发表于 2019-3-25 21:57:59

verilog

出尘入世 · 发表于 2019-4-5 09:56:25

习惯用Verilog

icroad · 发表于 2019-4-6 16:31:07

规模大的项目推荐用verilog，小规模又要求底层电路严谨，都是用VHDL，但设计最终还是要理解电路。

sowwungwung · 发表于 2019-4-15 23:24:12

verilog

wjzhe · 发表于 2019-4-18 20:00:45

先学的VHDL，一直VHDL

wuzl423 · 发表于 2019-4-20 13:03:11

verilog

liusuxiao · 发表于 2019-4-23 11:00:58

Verilog

gyong22 · 发表于 2019-4-23 14:15:22

I prefer verilog.

也许没你照样活 · 发表于 2019-4-24 20:16:32

verilog用得多一些，VHDL也能看懂。个人感觉在数据流建模这一块verilog好像更强大一些，而且随着验证发展越来越快，verilog和systemverilog的结合明显更优

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