你是用VHDL还是用Verilog HDL？

rosshardware · 发表于 2019-10-10 10:59:00

System Verilog其实就是Verilog 2015的升级版本，两种合一了，但是对于写RTL来讲，System Verilog用到大部分语法跟Verilog没有差异，就多了一些二维数组可以定义端口，基本电路描述方式就是Verilog的语法，所以本质上没有区别。

yfanny1980 · 发表于 2019-11-20 16:15:43

这个问题有些暴露年龄哟

xavierycy · 发表于 2019-12-26 11:48:52

还是Verilog HDL更简单，Verilog的国际标准也更清晰

tienluanct · 发表于 2020-1-12 19:57:06

VHDL is too strict, while Verilog is easy to get start.

kk2009 · 发表于 2020-1-25 02:43:21

VHDL的话，欧洲用得多一点，美国这个基本上都是verilog。

q1047229181 · 发表于 2020-2-12 22:04:28

还是用verilog

薛定谔的猫， · 发表于 2020-2-27 19:42:49

最新的敏捷设计，比如chisel咋样呢

student321 · 发表于 2020-3-26 19:59:35

zhi dao le

cai52864 · 发表于 2020-3-28 23:53:49

挖，感覺VHDL比較複雜，行數比較多

nogains · 发表于 2020-4-1 10:07:22

Verilog

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