在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
楼主: buley

[统计] 你是用VHDL还是用Verilog HDL?

[复制链接]
发表于 2019-10-10 10:59:00 | 显示全部楼层
System Verilog其实就是Verilog 2015的升级版本,两种合一了,但是对于写RTL来讲,System Verilog用到大部分语法跟Verilog没有差异,就多了一些二维数组可以定义端口,基本电路描述方式就是Verilog的语法,所以本质上没有区别。
发表于 2019-11-20 16:15:43 | 显示全部楼层
这个问题有些暴露年龄哟
发表于 2019-12-26 11:48:52 | 显示全部楼层
还是Verilog HDL更简单,Verilog的国际标准也更清晰
发表于 2020-1-12 19:57:06 | 显示全部楼层
VHDL is too strict, while Verilog is easy to get start.
发表于 2020-1-25 02:43:21 | 显示全部楼层
VHDL的话,欧洲用得多一点,美国这个基本上都是verilog。
发表于 2020-2-12 22:04:28 | 显示全部楼层
还是用verilog               
发表于 2020-2-27 19:42:49 | 显示全部楼层
最新的敏捷设计,比如chisel咋样呢
发表于 2020-3-26 19:59:35 | 显示全部楼层
zhi dao le
发表于 2020-3-28 23:53:49 | 显示全部楼层
挖,感覺VHDL比較複雜,行數比較多
发表于 2020-4-1 10:07:22 | 显示全部楼层
Verilog
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-12-23 14:46 , Processed in 0.024588 second(s), 10 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表