你是用VHDL还是用Verilog HDL？

number110011 · 发表于 2019-6-9 00:23:11

国内Verilog 比较多好上手比较简单对初学者

aaron_shiu · 发表于 2019-6-18 13:21:31

感覺都可以

sutaotao2001 · 发表于 2019-6-19 06:47:53

Verilog 是Cadence的东西

RotaryEngine · 发表于 2019-6-25 12:08:51

verilog比VHDL更具有靈活性

zoe0615 · 发表于 2019-7-4 16:53:51

now SystemVerilog and SystemC.

mnp55 · 发表于 2019-7-18 17:55:38

I prefer VHDL

零魂 · 发表于 2019-8-8 17:20:40

我觉得VERILOG语法更简单一些比较容易上手和管理

zhongfuxinxi · 发表于 2019-8-9 14:35:46

system verilog

waynezmc · 发表于 2019-8-27 22:46:48

Verilog 现在可以看作 SystemVerilog 的一个子集了。所以基本都用SV了

leadway1314 · 发表于 2019-8-31 15:57:20

看一看学习学习

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