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楼主: buley

[统计] 你是用VHDL还是用Verilog HDL?

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发表于 2019-5-7 17:35:09 | 显示全部楼层
30多了,現在開始發Verilog,原有C基礎。
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发表于 2019-5-11 15:51:36 | 显示全部楼层
我觉得VERILOG好用

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发表于 2019-5-24 17:31:56 | 显示全部楼层
Verilog好上手,所以我用VHDL
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发表于 2019-5-31 16:50:09 | 显示全部楼层
verilog易于学习,用途广泛
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发表于 2019-5-31 18:59:28 | 显示全部楼层
Verilog好上手
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发表于 2019-6-9 00:23:11 来自手机 | 显示全部楼层
国内Verilog 比较多 好上手 比较简单对初学者
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发表于 2019-6-18 13:21:31 | 显示全部楼层
感覺都可以
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发表于 2019-6-19 06:47:53 | 显示全部楼层
Verilog 是Cadence的东西
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发表于 2019-6-25 12:08:51 | 显示全部楼层
verilog比VHDL更具有靈活性
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发表于 2019-7-4 16:53:51 | 显示全部楼层
now SystemVerilog and SystemC.
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