你是用VHDL还是用Verilog HDL？

heroh396 · 发表于 2017-5-11 09:40:16

Currently I using VHDL for simulation, but I wanna use Verilog

xiyou515 · 发表于 2017-5-18 22:59:55

仿真用VHDL，其他用Verilog

loveineda · 发表于 2017-6-25 21:43:08

我两者都用，VHDL是带类型检查的HDL，verilog是没有这个偷懒的HDL现在用了systemverilog VHDL是个优雅难学的语言，其实能用好的人真的不多
使用VHDL的朋友自己得检讨下，这个绝世好剑你是不是只会用来切菜的招式

kketernality · 发表于 2017-6-25 22:54:36

Verilog 跟 C 比較類似而且不會太多冗餘, 個人看法

xingonline · 发表于 2017-8-13 22:29:07

在学校用的VHDL，工作后一直VERILOG，主要看办公室之前用的什么，有个传承

JohnYork · 发表于 2017-8-14 23:54:38

回复 697# 14268297

仿真工具对SystemVerilog支持的相对全面些，但综合工具来说，QuartusPrime和Vivado都惨不忍睹，Synopsys没用过（破解不了

）不做评论。相对来说QuartusPrime比Vivado对SystemVerilog支持的要好那么一点点，但是也就是那么一点点……有时候会报一些莫名其妙的错误，错误信息和代码行都定位不正确，非要自己一点一点排查，太浪费时间了。

weiliang33 · 发表于 2017-8-17 21:44:19

VHDL太难懂了

lyu · 发表于 2017-8-23 20:02:00

11111111111111111111

lyu · 发表于 2017-8-23 20:02:55

1111111111111111111111

lyu · 发表于 2017-8-23 20:03:58

11111111111111111111111111111111111111

账号		自动登录	找回密码
密码			注册

[统计] 你是用VHDL还是用Verilog HDL？