你是用VHDL还是用Verilog HDL？

jyxdg · 发表于 2017-3-21 15:50:35

VHDL其实功能很强大

14268297 · 发表于 2017-4-10 15:17:24

有了systemVerilog，VHDL还有啥优势吗？

yidingyaonvlia · 发表于 2017-4-28 16:43:10

小白，学习verilog！！

eisbergeisberg · 发表于 2017-4-30 12:19:53

verilog 的語法比較清楚不過 Hdl Chip Design: A Practical Guide for Designing, Synthesizing & Simulating Asics & Fpgas Using Vhdl or Verilog的國外人Douglas J. Smith寫的書有verilog 和VHDL

Dany20 · 发表于 2017-5-8 23:26:55

学习的时候是VHDL，工作以后使用Verilog，感觉Verilog上手很快

heroh396 · 发表于 2017-5-11 09:40:16

Currently I using VHDL for simulation, but I wanna use Verilog

xiyou515 · 发表于 2017-5-18 22:59:55

仿真用VHDL，其他用Verilog

loveineda · 发表于 2017-6-25 21:43:08

我两者都用，VHDL是带类型检查的HDL，verilog是没有这个偷懒的HDL现在用了systemverilog VHDL是个优雅难学的语言，其实能用好的人真的不多
使用VHDL的朋友自己得检讨下，这个绝世好剑你是不是只会用来切菜的招式

kketernality · 发表于 2017-6-25 22:54:36

Verilog 跟 C 比較類似而且不會太多冗餘, 個人看法

xingonline · 发表于 2017-8-13 22:29:07

在学校用的VHDL，工作后一直VERILOG，主要看办公室之前用的什么，有个传承

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