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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › 你是用VHDL还是用Verilog HDL？

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楼主: buley

[统计] 你是用VHDL还是用Verilog HDL？

发表于 2015-9-23 15:43:22 | 显示全部楼层

回复 1# buley

VHDL转verilog

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发表于 2015-10-12 16:33:04 | 显示全部楼层

老师叫我学verilog

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发表于 2015-10-14 22:07:50 | 显示全部楼层

Verilog 这种调查感觉也很久了

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发表于 2015-10-16 21:06:55 | 显示全部楼层

都用啊

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发表于 2015-10-21 16:14:12 | 显示全部楼层

现在用system verilog

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发表于 2015-10-25 10:47:28 | 显示全部楼层

两个都用过啊

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发表于 2015-10-28 16:09:41 | 显示全部楼层

当然是verilog

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发表于 2015-11-2 11:37:14 | 显示全部楼层

顶。verilog接近c语言，更容易

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白开水水水

发表于 2015-11-9 23:58:39 | 显示全部楼层

verilog 感觉更易学一些

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发表于 2015-11-26 14:37:48 | 显示全部楼层

貌似还是verilog还是用的人多啊。。。

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